KR20050093177A - 전계효과 트랜지스터 구조 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 높일 수 있는 전계효과 트랜지스터 및 그의 제조 방법대하여 개시한다. 본 발명에 따른 전계효과 트랜지스터의 제조 방법은 반도체 기판을 선택적으로 제거하여 상기 반도체 기판의 표면이 양각의 프로파일을 갖는 복수개의 제 1 트렌치를 형성하는 단계와, 상기 반도체 기판에 상기 제 1 트렌치를 구비한 활성영역이 정의되는 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 소자분리막을 형성하는 단계와, 상기 활성영역에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 활성영역의 소스/드레인 영역에 제 1 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 구비함에 의해, 제조 된 트랜지스터 소자의 신뢰성이 개선되고 전기적 특성이 향상되어진다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 채널 폭을 개선할 수 있는 전계효과 트랜지스터(Field Effect Transistor) 및 그의 제조방법에 관한 것이다.
최근 정보 통신 분야의 급속한 발달과, 컴퓨터와 같은 정보 매체의 대중화에 따라 반도체 소자 또한 비약적으로 발전하고 있다. 또한, 그 기능적인 면에 있어서 반도체 소자의 고집적화 경향에 따라 기판에 형성되는 개별 소자의 크기(feature size)를 줄이면서 한편으로 소자 성능을 극대화시키기 위해 여러 가지 방법이 연구 개발되고 있다. 이러한 방법 중에 실리콘 반도체 기술을 기반으로 하여 소자의 집적도를 향상시킬 수 있고, 생산 경쟁력이 우수한 CMOS 기술을 근간으로 하는 전계효과 트랜지스터(Field Effect Transistor : FET)가 대두되고 있다.
하지만, 기존의 단결정 실리콘 기판을 채널로서 사용하는 플래나(plannar) 구조의 전계효과 트랜지스터는 게이트 전극의 길이가 500Å 이하로 스케일링 다운되면서 공정조건에 매우 민감하여 제조 공정 시 소자의 특성을 제어하기가 어려운 점이 있다. 따라서, 채널의 길이보다 채널 폭을 증가시켜 소자의 성능을 개선시킬 수 있다. 이와 같은 전계효과 트랜지스터는 미국특허번호 5,675,164에 고성능 다중 메사 전계효과 트랜지스터(high performance multi-mesa Field Effect Transistor)라는 이름으로 개시되어 있다.
도 1a 및 도 1b는 종래 기술에 따른 전계효과 트랜지스터의 구조를 각기 보여주기 위한 평면도와 단면도로서, 종래 기술에 따른 전계효과 트랜지스터는 게이트 전극 하부의 활성영역(AA)이 서브 마이크론 이하의 폭을 갖는 다수개의 메사 구조(11)를 구비하여 채널 폭을 증가시킬 수 있다. 이와 같은 종래 기술에 따른 전계효과 트랜지스터의 제조방법은 다음과 같다.
먼저, 반도체 기판 상에 소정 두께의 실리콘 산화막을 형성하고, 상기 실리콘 산화막 상에 포토 레지스트를 도포하고, 서브 마이크론 피치의 라인 패턴을 갖는 마스크를 사용하여 포토 공정으로 상기 포토 레지스트를 패터닝한다.
다음, 상기 포토레지스트를 식각마스크로 사용하여 상기 실리콘 산화막을 제거한다.
그리고, 상기 실리콘 산화막을 식각 마스크로 사용하여 상기 반도체 기판을 소정 깊이로 식각하여 메사 구조(11)의 그루브(groove)를 형성한다. 여기서, 상기 그루브의 깊이는 상기 실리콘 산화막의 패턴 피치와, 메사 구조의 폭에 비례하여 결정된다. 또한, 상기 메사 구조의 그루브는 상기 그루브의 측벽과 바닥이 수직으로 교차되어 높은 어스펙트 레이티오(high aspect ratio)를 갖도록 형성된다. 더욱이, 상기 그루브의 측벽과 바닥이 수직보다 더 작은 음각(negative angle)으로 형성될 경우 소자의 성능을 떨어뜨릴 수 있기 때문에 액상 증착(liquid phase deposition)방법을 이용하여 상기 메사 구조의 그루브 바닥에 소정두께의 실리콘 산화막을 형성한다.
다음, 상기 메사 구조의 그루브를 포함하는 활성영역의 전면에 소정 두께의 게이트 절연막(도시하지 않음)을 형성한다.
그후, 상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역에 게이트 전극 및 게이트 상부 절연막을 형성하고, 상기 게이트 전극(도시하지 않음)을 이온주입 마스크로 사용하여 소스/드레인 영역(S/D)에 저농도의 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 스페이서 및 게이트 상부 절연막을 이온주입 마스크로 사용하여 상기 소스/드레인 영역에 고농도의 불순물을 이온주입하여 제 2 불순물 영역을 형성하고, 마지막으로 상기 제 2 불순물 영역 상에 패드 폴리 실리콘 막을 형성한다.
따라서, 종래 기술에 따른 전계효과 트랜지스터의 제조방법은 게이트 영역에 다중 메사 구조의 그루브를 형성하여 채널 폭을 증가시킬 수 있다.
하지만, 종래 기술에 따른 전계효과 트랜지스터 및 그의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 메사 구조(11)의 그루브를 형성하고, 폴리 실리콘막을 이용하여 게이트 전극을 형성할 경우, 상기 그루브의 측벽과 바닥이 수직으로 교차되거나 음각으로 형성되는 상기 메사 구조의 모서리홈에 폴리 실리콘이 재현성 있게 형성되지 않기 때문에 소자의 성능을 떨어뜨리는 단점이 있었다.
둘째, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 소스/드레인 영역에 형성된 상기 메사 구조의 그루브 측벽과 바닥이 수직으로 교차되거나 음각으로 형성되는 모서리홈에서 게이트 전극으로 형성된 폴리 실리콘막이 재현성 있게 제거되지 않기 때문에 소자의 신뢰성이 떨어지는 단점이 있었다.
셋째, 종래 기술에 따른 전계효과 트랜지스터의 제조 방법은 메사 구조의 그루브를 형성할 경우, 상기 그루브의 측벽과 바닥이 수직으로 교차되거나 음각으로 형성된 모서리홈에서 발생되는 폴리 실리콘막 형성불량을 방지하기 위해 상기 그루브의 바닥에 소정 두께를 갖는 실리콘 산화막을 형성하였으나 상기 그루브의 바닥을 채널로서 사용할 수 없기 때문에 트랜지스터의 성능이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 그루브 내부에 형성되는 폴리 실리콘을 재현성 있게 형성하여 소자의 신뢰성을 증대 또는 극대화할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 소스/드레인 영역의 그루브 내부에 형성된 폴리 실리콘을 재현성 있게 제거하여 소자의 신뢰성을 증대 또는 극대화할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
그리고, 본 발명의 또 다른 목적은 그루브의 바닥을 채널로서 사용하여 소자의 성능을 증대 또는 극대화할 수 있는 전계효과 트랜지스터 및 그의 제조 방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양태(aspect)에 따라, 전계효과 트랜지스터의 제조방법에 있어서, 반도체 기판을 선택적으로 제거하여 상기 반도체 기판의 표면이 양각의 프로파일을 갖도록 복수개의 제 1 트렌치를 형성하는 단계; 상기 반도체 기판에 상기 제 1 트렌치를 구비한 활성영역이 정의되는 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 소자 분리막을 형성하는 단계; 상기 활성영역에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 활성영역의 소스/드레인 영역에 제 1 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함함을 특징으로 한다.
여기서, 상기 제 1 트렌치는 HBr, Cl2, HeO2 반응가스를 사용한 건식식각방법으로 상기 반도체 기판을 제거하여 형성함이 바람직하다. 더 상세하게는, 상기 제 1 트렌치는 각각 약 90 : 10 : 12정도의 유동비를 갖는 상기 HBr, Cl2, HeO2 반응가스를 사용하고, 약 0.1mTorr의 압력과 약 300W의 에너지에서 약 87℃ 내지 약 40℃정도의 온도에서 형성함이 바람직하다.
또한, 본 발명의 다른 양상은, 전계효과 트랜지스터의 제조 방법에 있어서, 반도체 기판 상에 패드 산화막 및 하드 마스크막을 순차적으로 형성하고 패터닝하는 단계; 상기 패드 산화막 및 하드 마스크막을 식각 마스크로 사용하여 반도체 기판을 선택적으로 제거하여 상기 반도체 기판의 표면이 양각의 프로파일을 갖도록 복수개의 제 1 트렌치를 형성하는 단계; 상기 반도체 기판에 상기 제 1 트렌치를 구비한 활성영역이 정의되는 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 소자 분리막을 형성하는 단계; 상기 활성영역에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 활성영역의 소스/드레인 영역에 제 1 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함하는 방법이다.
본 발명의 또 다른 양상은, 전계효과 트랜지스터에 있어서, 반도체 기판 상에 형성된 소자 분리막에 의해 정의되는 활성영역;상기 활성영역이 양각의 프로파일을 갖도록 형성된 복수개의 제 1 트렌치; 상기 활성영역에 형성된 게이트 절연막; 상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 형성된 게이트 전극; 상기 게이트 전극을 이온주입 마스크로 사용하여 소스/드레인 영역에 도전성 불순물이 이온주입되어 형성된 제 1 불순물 영역을 포함하는 구조이다. 여기서, 상기 제 1 트렌치는 바닥을 중심으로 양측의 측벽이 양의 기울기를 갖는 사면을 갖고 상기 게이트 전극과 둔각을 갖도록 접합함이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었으며, 어떤 층이 다른 층이나 반도체 기판 '상'에 존재한다고 기술될 때 다른 층이나 반도체 기판과 직접 접하면서 존재할 수도 있고 그 사이에 제 3의 층이 존재할 수 있다. 또한, 반도체 기판과 실리콘 기판은 서로 혼용되어 사용될 수 있다.
도 2는 본 발명에 따른 핀 전계효과 트랜지스터를 개략적으로 나타낸 평면도이고, 도 3은 도 2의 I~I'선상을 따라 취하여 나타낸 단면도이다.
도 2 내지 도 3에 도시된 바와 같이, 본 발명의 전계효과 트랜지스터는, 반도체 기판(100) 상에 형성된 소자 분리막(102)에 의해 정의되는 활성영역(104)과, 상기 활성영역(104)이 양각(emboss)의 프로파일(profile)을 갖도록 일방향으로 평행하게 형성된 복수개의 제 1 트렌치(106)와, 상기 활성영역(104)에 형성된 게이트 절연막(108)과, 상기 게이트 절연막(108)이 형성된 상기 활성영역(104)의 게이트 영역(G) 상에 형성된 게이트 전극(110)을 포함하여 구성된다. 또한, 상기 게이트 전극(110)의 하부 게이트 영역(G)을 중심으로 양측 소스/드레인 영역(S/D)에 도전성 불순물이 이온주입되어 형성된 제 1 불순물 영역을 더 포함하여 구성된다.
여기서, 상기 소자 분리막(102)은 상기 활성영역(104)을 제외한 반도체 기판(100)을 소정 깊이로 식각하여 형성된 제 2 트렌치(도 4i의 116) 내부에 형성되어 있다. 또한, 상기 제 1 트렌치(106)는 바닥을 중심으로 양측의 측벽(side wall)이 양의 기울기의 사면을 갖도록 형성되어 그의 입구가 바닥에 비해 넓게 형성되어 있다. 예컨대, 상기 제 1 트렌치(106)는 바닥 중심을 기준으로 측벽이 각각 약 30°내지 약 80°기울기의 사면을 갖도록 형성되어 있고, 이들은 양각(emboss)의 프로파일(profile)을 갖도록 형성되어 있다. 즉, 상기 제 1 트렌치(106)의 바닥을 기준으로 제 1 트렌치(106)의 측벽이 90°보다 큰 둔각으로 상기 게이트 전극(110)에 접하도록 형성되어 있다.
따라서, 본 발명에 따른 전계효과 트랜지스터는 소자분리막에 의해 정의되는 활성영역(104)의 표면에 양각의 프로파일을 갖는 제 1 트렌치(106)를 구비하여 채널 폭을 증가시키고, 상기 제 1 트렌치(106)의 모서리 홈에서 상기 게이트 전극(110)의 형성 불량을 줄일 수 있기 때문에 소자의 신뢰성을 향상시킬 수 있다.
이와 같이 구성된 본 발명의 전계효과 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 4q는 본 발명에 따른 전계효과 트랜지스터의 제조방법을 보여주기 위한 공정 사시도들이다.
도 4a에 도시된 바와 같이, 반도체 기판(100) 상에 화학기상증착(chemical vapor deposition)방법으로 소정 두께의 패드 산화막(112)과 하드 마스크막(114)을 순차적으로 형성한다. 여기서, 상기 패드 산화막(112)은 실리콘 산화막으로 이루어지고, 상기 하드 마스크막(114)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어진다. 이때, 단결정 실리콘 재질의 상기 반도체 기판(100) 상에 상기 실리콘 질화막 또는 실리콘 산질화막의 상기 하드 마스크막(114)이 직접 접촉되도록 형성될 경우, 상기 반도체 기판(100)의 댕글링 본드에 기인하는 격자결함이 발생되기 때문에 상기 반도체 기판(100)과 상기 하드 마스크막(114) 사이에 실리콘 산화막과 같은 패드 산화막(112)을 더 형성하여 격자결함을 감소시킨다. 예컨대, 상기 패드 산화막(112)은 MTO(Medium Temperature Oxide)방법으로 소정두께(약 300Å 내지 1000Å정도)를 갖도록 형성되고, 상기 하드 마스크막(114)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 화학기상증착법으로 소정두께(예컨대, 약 500Å 내지 1000Å정도)를 갖도록 형성된다.
도 4b에 도시된 바와 같이, 상기 하드 마스크막(114)이 형성된 반도체 기판(100)의 전면에 포토레지스트(photo-resist, PR)를 도포하고, 포토 공정을 이용하여 상기 포토레지스트(PR)를 선택적으로 노광하고 현상한다. 여기서, 상기 포토레지스트(PR)의 노광 공정은 상기 포토레지스트(PR) 상에 포토 마스크를 정렬하고, 자외선을 선택적으로 노광시킨 후 현상하여 포토레지스트(PR)를 패터닝할 수 있다. 이때, 상기 자외선은 파장에 따라 각각 436nm의 파장을 갖는 광원(예컨대, G-line), 365nm의 파장을 갖는 광원(예컨대, i-line) 또는 245-252nm의 파장을 갖는 광원(예컨대, DUV), 248nm의 파장을 갖는 광원(예컨대, KrF 엑사이머 레이저), 193nm의 파장을 갖는 광원(예컨대, ArF 엑사이머 레이저) 또는 100nm이하의 파장을 갖는 광원(예컨대, X-ray, E-beam, ion beam)을 사용할 수 있다. 또한, 상기 광원에 의해 노광되는 포토레지스트(PR)의 화학적 조성 또한 상기 광원에 따라 각각 달라진다. 이들 중 상기 248nm이하의 파장을 갖는 광원(예컨대, KrF 엑사이머 레이저, ArF 엑사이머 레이저, X-ray, E-beam, ion beam)을 사용함이 바람직하다. 도시하지는 않았지만, 상기 포토레지스트(PR) 하부의 상기 하드 마스크막(114)이 상기 실리콘 산질화막과 같은 투과율이 높은 유전막으로 이루어질 경우, 노광불량이 발생될 수 있기 때문에 상기 하드 마스크막(114) 상에 반사 방지막을 형성한 후 상기 포토레지스트(PR)가 도포된다.
도 4c에 도시된 바와 같이, 상기 포토레지스트(도 4b의 PR)를 식각마스크로 사용하여 상기 하드 마스크막(114)을 제거하고, 상기 포토레지스트(PR)를 세정한다. 여기서, 상기 하드 마스크막(114)의 식각 공정은 이방성 및 수직성이 우수한 건식식각방법을 이용하여 이루어진다. 또한, 상기 하드 마스크막(114)의 식각 공정 시 상기 산화막(112)은 식각 저지층으로서의 역할을 수행한다. 이후 상기 포토레지스트(PR)를 제거한다.
도 4d에 도시된 바와 같이, 상기 하드 마스크막(114)을 식각 마스크로 사용하여 상기 반도체 기판(100)이 노출되도록 상기 패드 산화막(112)을 제거한다. 또한, 상기 하드 마스크막(114) 및 패드 산화막(112)을 식각 마스크로 사용하여 상기 반도체 기판(100)을 소정 깊이로 제거하여 제 1 트렌치(106)를 형성한다. 여기서, 상기 패드 산화막(112)의 식각 공정은 BT(Break - Through)공정이라 일컬으며, 상기 BT 공정은 건식 식각으로 이루어진다. 또한, 상기 패드 산화막(112)의 식각공정 시 상기 반도체 기판(100)의 표면은 식각 저지층으로서의 역할을 수행한다. 상기 반도체 기판(100)을 식각하여 상기 제1 트렌치(T1)를 형성하는 공정은 ME(Main Etching)공정이라 일컬으며, 상기 BT 공정과 ME 공정은 하나의 반응 챔버 내에서 인시츄(IN-SITU)로 진행된다. 상기 ME 공정 또한 마찬가지로, 상기 BT 공정과 마찬가지로 건식식각방법으로 수행되며, 상기 건식식각방법은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 하여 다층박막을 순차적으로 식각하기 위해 사용된다. 예컨대, 상기 BT 공정은 상기 반도체 기판(100)에 비해 상기 패드 산화막의 식각선택비가 우수한 CF4 반응가스를 사용하여 약 30mTorr압력과 약 400W의 에너지에서 시간식각방법으로 수행되어 진다. 그리고, 상기 ME 공정은 HBr, Cl2, HeO2(flow 90 : 10 : 12)반응가스를 사용하여 약 0.1mTorr의 압력과 약 300W의 에너지에서 시각식각방법으로 수행되어 진다. 또한, 상기 ME 공정은 온도에 따라 상기 반응가스에 의해 식각되는 단결정 실리콘 기판(100)의 식각율 변화될 수 있다. 본 발명의 바람직한 실시예는 챔버 내부가 약 87℃ 내지 약 40℃정도의 온도를 갖도록 설정된다. 이때, 상기 ME 공정을 통해 상기 활성영역(104)에 형성되는 제 1 트렌치(106)가 상기 활성영역(104)의 표면으로부터 약 100Å 내지 1000Å정도의 깊이를 갖도록 형성될 경우, 상기 제 1 트렌치(106)의 바닥 중심을 기준으로 양측의 측벽이 약 30°내지 약 80°정도의 기울기를 갖도록 형성된다.
따라서, 본 발명에 따른 전계효과 트랜지스터의 제조방법은 소정조건을 갖는 반응가스를 사용한 건식식각방법으로 제 1 트렌치(106)를 형성할 경우, 상기 제 1 트렌치(106)의 바닥을 기준으로 양측의 측벽이 둔각으로 노출될 수 있도록 상기 제 1 트렌치(106)를 형성할 수 있다.
도 4e에 도시된 바와 같이, 상기 제 1 트렌치(106)가 형성된 반도체 기판(100) 상에 포토레지스트(PR)를 도포하고, 포토 공정을 이용하여 상기 포토레지스트(PR)를 패터닝한다. 여기서, 상기 포토 공정 시 상기 포토레지스트(PR)를 노광시키기 위한 광원은 365nm 이하의 파장을 갖는 광원(예컨대, i-line, DUV, KrF 엑사이머 레이저, ArF 엑사이머 레이저, X-ray, E-beam, ion beam)을 사용할 수 있다. 상기 포토레지스트(PR)는 활성영역(104)을 정의한다.
도 4f에 도시된 바와 같이, 상기 포토레지스트(도 4e의 PR)를 식각마스크로 사용하여 건식식각방법으로 상기 반도체 기판(100)을 소정깊이로 제거하여 제 2 트렌치(116)를 형성한다. 예컨대, 상기 건식식각에 사용되는 반응가스는 CF4 : 02(플로우 60 :150)가 이용될 수 있다. 이때, 상기 제 2 트렌치(116)는 약 2000Å 내지 약 3000Å이상의 깊이를 갖도록 형성된다.
도 4g에 도시된 바와 같이, 상기 제 2 트렌치(116)가 형성된 반도체 기판(100)의 전면에 소정두께의 실리콘 산화막을 형성하고, 화학기계적연마 또는 에치백 방법을 사용하여 상기 활성영역(104)의 표면이 노출되도록 상기 실리콘 산화막, 하드 마스크막(114) 및 패드 산화막(112)을 평탄하게 제거하여 상기 제 1 및 제 2 트렌치(116) 내부에 소자 분리막(102)을 형성한다. 한편, 상기 제 2 트렌치(116) 및 소자 분리막(102)이 상기 제 1 트렌치(106)에 비해 먼저 형성될 수도 있다. 그러나, 상기 제 2 트렌치(116)가 상기 제 1 트렌치(106)에 비해 먼저 형성될 경우, 상기 제 1 트렌치(106)의 형성 시 단차(step) 또는 균일성(uniformity)에 의한 포토 공정 및 식각 공정 불량이 유발될 수도 있기 때문에 상기 제 1 트렌치(106)의 형성한 이후, 상기 제 2 트렌치(116) 및 소자 분리막(102)을 형성한다.
도 4h에 도시된 바와 같이, 상기 제 1 트렌치(106) 내부에 형성된 상기 소자 분리막(102)을 습식 또는 건식식각방법으로 제거하여 상기 소자 분리막(102)으로부터 상기 활성영역(104)의 전면을 노출시킨다. 여기서, 상기 제 1 트렌치(106) 내부에 형성된 상기 소자 분리막(102)의 제거 시 상기 제 2 트렌치(116)에 형성된 상기 소자 분리막(102) 또한 동일 또는 유사한 두께로 제거된다.
도 4i에 도시된 바와 같이, 상기 활성영역(104)에 저농도의 제 1 도전성 불순물을 이온주입하여 채널불순물 영역(118)을 형성한다. 예컨대, 상기 채널 불순물 영역에 이온주입되는 상기 제 1 불순물은 보론 또는 BF2와 같은 P형 불순물을 사용하여 약 30KeV 내지 약 50KeV 정도의 에너지에서 약 1.0×1013atoms/cm2 내지 약 1.0×1015atoms/cm2정도의 저도저(low dose)로 이온주입된다.
도 4j에 도시된 바와 같이, 상기 채널불순물 영역(118)이 형성된 상기 활성영역(104)의 전면에 실리콘 산화막을 사용하여 소정 두께의 게이트 절연막(108)을 형성한다. 예컨대, 상기 게이트 절연막(108)은 RTO(Rapid Temperature Oxide)방법으로 200Å이하의 두께를 갖도록 형성된다.
도4k에 도시된 바와 같이, 상기 게이트 절연막(108)이 형성된 상기 반도체 기판(100)의 전면에 게이트 전극(110)을 형성하고, 상기 게이트 전극(110) 상에 도전성 금속층(120)을 형성하고, 상기 도전성 금속층(120) 상에 게이트 상부 절연막(122)을 순차적으로 형성한다. 예컨대, 상기 게이트 전극(110)은 도전성 불순물로 도핑된 폴리 실리콘을 사용하여 화학기상증착방법으로 형성되고, 또한, 상기 도전성 금속층(120)은 알루미늄, 텅스텐, 티타늄, 알루미늄 실리사이드, 텅스텐 실리사이드 또는 티타늄 실리사이드중 적어도 어느 하나 포함하여 화학기상증착 또는 스퍼터링방법으로 형성되고, 상기 게이트 상부 절연막(122)은 실리콘 질화막을 사용하여 화학기상증착방법으로 형성된다. 이때, 상기 제 1 트렌치(106) 바닥의 모서리 홈이 양각의 프로파일을 갖도록 상기 폴리 실리콘이 재현성 있게 형성될 수 있다.
따라서, 본 발명에 따른 전계효과 트랜지스터의 제조방법은 양각의 프로파일을 갖는 제 1 트렌치(106)를 형성하고, 상기 제 1 트렌치(106)에 게이트 전극(110)을 재현성 있게 형성할 수 있기 때문에 소자의 신뢰성을 증대 또는 극대화할 수 있다.
도 4l에 도시된 바와 같이, 상기 게이트 상부 절연막(122) 상에 포토레지스트(PR)를 도포하고, 상기 포토 공정을 사용하여 상기 활성영역(104)의 게이트 영역(G)에 상기 포토레지스트(PR)가 남도록 패터닝한다. 여기서, 상기 포토 공정 시 상기 포토레지스트(PR)를 노광시키기 위한 광원은 365nm 이하의 파장을 갖는 광원(예컨대, i-line, DUV, KrF 엑사이머 레이저, ArF 엑사이머 레이저, X-ray, E-beam, ion beam)을 사용할 수 있다. 상기 포토레지스트(PR)는 이후 활성영역(104)의 게이트 영역(G)을 정의한다.
도 4m에 도시된 바와 같이, 상기 포토레지스트(PR)를 식각마스크로 사용하여 건식식각방법으로 상기 활성영역(104)의 소스/드레인 영역(S/D)상의 상기 게이트 상부 절연막, 금속막 및 게이트 전극(110)을 제거하여 상기 게이트 영역(G)에 게이트 스택(124)을 형성한다. 이후, 상기 포토레지스트(PR)를 제거한다.
여기서, 상기 제 1 트렌치(106) 내부에 형성된 게이트 전극(110)은 상기 건식식각방법에 의해 제거될 수 있는데, 상기 제 1 트렌치(106)가 소정 기울기의 양각의 사면을 갖도록 형성되어 있기 때문에 상기 제 1 트렌치(106) 내부에 형성된 게이트 전극(110)을 용이하게 제거시킬 수 있다.
따라서, 본 발명에 따른 전계효과 트랜지스터의 제조방법은 소스/드레인 영역(S/D)에서 상기 양각의 프로파일을 갖는 제 1 트랜치 내부에 형성된 게이트 전극(110)을 건식식각방법으로 용이하게 제거할 수 있기 때문에 소자의 신뢰성을 향상시킬 수 있다.
도 4n에 도시된 바와 같이, 상기 게이트 영역(G)에 형성된 게이트 스택(124)을 이온주입 마스크로 사용하고, 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물을 이온주입하여 소스/드레인 영역(S/D)에 제 1 불순물 영역(126)을 형성한다. 여기서, 상기 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 소스 및 드레인 영역(S/D)에 저도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도(예컨대 약 1.0×1013atoms/cm2 내지 약 1.0×1014atoms/cm2정도)의 제1 불순물 영역(110)을 형성한다. 이때, 상기 N형 불순물의 이온주입 공정은 이온 주입 시 약 20KeV(electron Voltage)정도의 에너지에서 상기 제1 불순물 영역(126)이 상기 반도체 기판(100)의 표면으로부터 약 1000Å정도까지 형성되어 얕은 접합(shallow junction)을 갖도록 이루어진다.
도 4o에 도시된 바와 같이, 상기 제 1 불순물 영역(126)이 형성된 반도체 기판(100)에 실리콘 질화막을 소정 두께로 형성하고, 상기 실리콘 질화막을 건식식각방법으로 비등방적으로 제거하여 상기 게이트 스택(124)의 측벽에 스페이서(128)를 형성한다.
도 4p에 도시된 바와 같이, 상기 스페이서(128) 및 상기 게이트 상부 절연막(122)을 이온주입 마스크로 사용하여 제 2 불순물을 이온주입하여 상기 활성영역(104)의 소스/드레인 영역(S/D)에 제 2 불순물 영역(130)을 형성한다. 여기서, 상기 스패이서(128) 및 게이트 상부 절연막(114)을 이온주입 마스크로 사용하여 상기 소스/드레인 영역(S/D)에 고도즈(low dose)의 N형 불순물(예컨대 인(Phosphorus) 또는 아세닉(As))을 이온주입하여 저농도(예컨대 약 1.0×1016atoms/cm2 내지 약 1.0×1017atoms/cm2정도)의 제 2 불순물 영역(110)을 형성하고, 상기 포토레지스트(PR)를 제거한다. 이때, 상기 N형 불순물의 이온주입 공정은 이온 주입 시 약 50KeV(electron Voltage)정도의 에너지에서 상기 제 2 불순물 영역(116)이 상기 활성영역(104)의 표면으로부터 약 2000Å정도까지 형성되어 깊은 접합(deep junction)을 갖도록 이루어진다.
도 4q에 도시된 바와 같이, 상기 제 2 불순물 영역(130)이 형성된 상기 반도체 기판(100)의 전면에 도전성 불순물로 도핑된 폴리 실리콘을 형성하고, 화학 기계적 연마방법으로 상기 폴리 실리콘을 평탄하게 제거하여 패드 폴리 실리콘막(132)을 형성한다.
따라서, 본 발명에 따른 전계효과 트랜지스터의 제조방법은, 활성영역에 양각의 프로파일을 갖는 제 1 트렌치를 형성하고, 상기 제 1 트렌치의 바닥을 채널로서 사용할 수 있기 때문에 종래보다 소자의 성능을 향상시킬 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
이상 상술한 바와 같이, 본 발명의 전계효과 트랜지스터의 제조 방법은 다음과 같은 효과가 있다.
첫째, 본 발명의 전계효과 트랜지스터의 제조 방법은 활성영역이 양각의 프로파일을 갖도록 제 1 트렌치를 형성하고, 상기 제 1 트렌치의 바닥 모서리 홈에 폴리 실리콘을 재현성 있게 형성할 수 있기 때문에 소자의 성능을 증가 또는 극대화할 수 있는 효과가 있다.
둘째, 본 발명의 전계효과 트랜지스터의 제조 방법은 소스/드레인 영역의 제 1 트렌치 내부에 형성된 폴리 실리콘을 건식식각방법으로 재현성 있게 제거할 수 있기 때문에 소자의 신뢰성을 증대 또는 극대화할 수 있는 효과가 있다.
셋째, 본 발명의 전계효과 트랜지스터의 제조 방법은 제 1 트랜치의 바닥을 채널로서 사용하여 소자의 성능을 증대 또는 극대화할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래 기술에 따른 전계효과 트랜지스터의 구조를 각기 보여주기 위한 평면도와 단면도.
도 2는 본 발명에 따른 핀 전계효과 트랜지스터를 개략적으로 나타낸 평면도.
도 3은 도 2의 I~I'선상을 따라 취하여 나타낸 단면도.
도 4a 내지 도 4q는 본 발명에 따른 전계효과 트랜지스터의 제조방법을 보여주기 위한 공정 사시도들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 소자 분리막
104 : 활성영역 106 : 제 1 트렌치
108 : 게이트 절연막 110 : 게이트 전극
112 : 층간 절연막 114 : 하드 마스크막
116 : 제 2 트렌치 118 : 채널 불순물 영역
120 : 금속층 122 : 게이트 상부 절연막
124 : 게이트 스택 126 : 제 1 불순물 영역
128 : 스페이서 130 : 제 2 불순물 영역
132 : 패드 폴리 실리콘막
Claims (26)
- 전계효과 트랜지스터의 제조 방법에 있어서;반도체 기판을 선택적으로 제거하여 상기 반도체 기판의 표면이 양각의 프로파일을 갖도록 복수개의 제 1 트렌치를 형성하는 단계;상기 반도체 기판에 상기 제 1 트렌치를 구비한 활성영역이 정의되는 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 소자 분리막을 형성하는 단계;상기 활성영역에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극을 이온주입 마스크로 사용하여 상기 활성영역의 소스/드레인 영역에 제 1 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 제 1 트렌치를 형성하는 단계는,상기 반도체 기판에 패드 산화막 및 하드 마스크를 순차적으로 형성하는 단계;포토 공정을 이용하여 상기 하드 마스크막 및 패드 산화막을 패터닝하는 단계;상기 하드 마스크막 및 패드 산화막을 식각마스크로 사용하여 상기 반도체 기판을 소정 깊이로 제거하여 상기 제 1 트렌치를 형성하는 단계를 포함함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 패드 산화막은 열산화 방법 또는 화학기상증착방법을 사용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 하드 마스크막은 실리콘 질화막을 사용함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 패드 산화막은 CF4 반응가스를 사용하여 패터닝함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 패드 산화막은 약 30mTorr의 압력과 약 400W의 에너지를 사용하여 패터닝함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 제 1 트렌치는 HBr, Cl2, HeO2 반응가스를 사용한 건식식각방법으로 상기 반도체 기판을 제거하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 HBr, Cl2, HeO2 반응가스는 각각 약 90 : 10 : 12정도의 비를 갖고 유동함을 갖는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 1 트렌치는 약 0.1mTorr의 압력과 약 300W의 에너지에서 상기 반도체 기판을 제거하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 1 트렌치는 약 87℃ 내지 약 40℃정도의 온도에서 형성함을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 제 1 트렌치는 약 1000Å이하의 깊이를 갖도록 시간 식각방법을 이용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 2 항에 있어서,상기 하드 마스크막 및 패드 산화막은 상기 소자 분리막을 형성한 이후 제거함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 2 트렌치는 약 2000Å이상의 깊이를 갖도록 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 2 트렌치는 CF4 : 02반응가스를 사용한 건식식각방법으로 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 CF4 : 02 반응가스는 각각 60 :150정도의 비를 갖고 유동함은 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 트렌치는 제 2 트렌치 및 소자 분리막이 형성된 후 상기 활성영역에 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 트렌치 내에 형성된 상기 소자 분리막을 제거하는 단계를 더 포함함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 제 1 트렌치가 형성된 상기 활성영역에 상기 제 1 도전성 불순물과 반대되는 제 2 도전성 불순물을 이온주입하여 채널 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 상기 채널 불순물 영역은 제 2 도전성 불순물을 약 30KeV 내지 약 50KeV 정도의 에너지에서 약 1.0×1013atoms/cm2 내지 약 1.0×1015atoms/cm2 정도로 이온주입하여 형성함을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막은 실리콘 산화막을 이용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 20 항에 있어서,상기 실리콘 산화막은 RTO방법을 사용하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 전계효과 트랜지스터의 제조 방법에 있어서;반도체 기판 상에 패드 산화막 및 하드 마스크막을 순차적으로 형성하고 패터닝하는 단계;상기 패드 산화막 및 하드 마스크막을 식각 마스크로 사용하여 반도체 기판을 선택적으로 제거하여 상기 반도체 기판의 표면이 양각의 프로파일을 갖도록 복수개의 제 1 트렌치를 형성하는 단계;상기 반도체 기판에 상기 제 1 트렌치를 구비한 활성영역이 정의되는 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 소자 분리막을 형성하는 단계;상기 활성영역에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극을 이온주입 마스크로 사용하여 상기 활성영역의 소스/드레인 영역에 제 1 도전성 불순물을 이온주입하여 제 1 불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 방법.
- 제 22 항에 있어서,상기 제 1 트렌치는 약 90 : 10 : 12정도의 유동비를 갖는 HBr, Cl2, HeO2 반응가스를 사용하여 약 0.1mTorr의 압력과 약 300W의 에너지에서 건식식각방법으로 상기 반도체 기판을 제거하여 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 제 1 트렌치는 약 87℃ 내지 약 40℃정도의 온도에서 형성함을 특징으로 하는 전계효과 트랜지스터의 제조방법.
- 전계효과 트랜지스터에 있어서,반도체 기판 상에 형성된 소자 분리막에 의해 정의되는 활성영역과,상기 활성영역이 양각의 프로파일을 갖도록 형성된 복수개의 제 1 트렌치와,상기 활성영역에 형성된 게이트 절연막과,상기 게이트 절연막이 형성된 상기 활성영역의 게이트 영역 상에 형성된 게이트 전극과,상기 게이트 전극을 이온주입 마스크로 사용하여 소스/드레인 영역에 도전성 불순물이 이온주입되어 형성된 제 1 불순물 영역을 포함함을 특징으로 하는 구조.
- 제 25 항에 있어서,상기 제 1 트렌치는 바닥을 중심으로 양측의 측벽이 양의 기울기를 갖는 사면을 갖고 상기 게이트 전극과 둔각을 갖도록 접합함을 특징으로 하는 전계효과 트랜지스터의 구조.
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