JP2008071951A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】エッチングによるゲート電極の形成にあたり、低抵抗多結晶シリコン膜の結晶粒界の影響を抑えることで、形成されたゲート電極のＬＥＲを低減する。
【解決手段】 先ず、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する。次に、多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、多結晶シリコン膜を低抵抗化する。次に、低抵抗多結晶シリコン膜上にゲート電極が形成される領域部分を覆い、他の領域部分を露出するレジストパターンを形成する。次に、レジストパターンを用い、かつバイアス電力を１００Ｗ以上としたドライエッチングを行うことにより、露出した低抵抗多結晶シリコン膜の部分を除去してゲート電極を形成する。
【選択図】図３

Description

この発明は、半導体装置の製造方法、特に半導体基板上に形成されるゲート電極のＬＥＲ（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）を低減する半導体装置の製造方法に関する。

従来は、一般に、半導体基板上へのゲート電極の形成は、以下の工程により行われている。

先ず、シリコンなどの半導体基板１０上に、シリコン酸化膜２０及び多結晶シリコン膜３０を順に形成する。次に、多結晶シリコン膜３０に不純物注入を行う。

その後、熱処理を行い、多結晶シリコン膜３０を低抵抗化して、低抵抗多結晶シリコン膜３０ａに変える。

次に、低抵抗化多結晶シリコン膜３０ａ上に、反射防止膜４０及びレジストを塗布した後、フォトリソグラフィ法によりレジスト層をパターニングしてレジストパターン５０を形成する。レジストパターン５０は、ゲート電極が形成されるゲート電極形成領域１６の部分を覆い、他の領域であるゲート電極非形成領域１８の部分を露出する。

次に、レジストパターン５０をマスクとして用いたドライエッチングを行う。このドライエッチングにより、ゲート電極非形成領域１８の多結晶シリコン膜の部分が除去されて、ゲート電極形成領域１６に残存した多結晶シリコン膜の部分がゲート電極３２となる。ここで、ドライエッチングは、誘導結合型プラズマ（ＩＣＰ）エッチング装置で行われる。

その後、アッシング等によるレジストパターン及び反射防止膜の除去、及び洗浄が行われる。

例えば、半導体装置としてＭＯＳトランジスタを形成する場合、ゲート電極の寸法やそのばらつきの制御は、実効チャネル長を決める上で重要である。ゲート電極をマスクとして用いて下地の半導体層に不純物のイオン注入領域を形成し、然る後、活性化によってイオン注入領域を不純物拡散領域に変えている。このようにして得られた不純物拡散領域が、ソース領域又はドレイン領域として機能するので、ゲート電極の寸法及びそのばらつきが、トランジスタ特性に与える影響は大きい。

特に、ゲート電極のＬＥＲ（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）は、実効チャネル長の変動要因となる。実効チャネル長の変動は、動作電流の変動や、リーク電流増加につながるので、実効チャネル長の変動を低減する必要がある。

図１０（Ａ）及び（Ｂ）を参照して、ゲート電極のＬＥＲについて説明する。図１０（Ａ）及び（Ｂ）は、ゲート電極のＬＥＲを説明するための模式図である。図１０（Ａ）は、ゲート電極の部分を模式的に示す外観図であり、図１０（Ｂ）は、ゲート電極の模式的な平面図である。ゲート電極３２は半導体基板１０上に形成されており、半導体基板１０の表層領域の、ゲート電極３２を挟む位置に不純物拡散領域２４及び及び２６が形成されている。多結晶シリコン膜がパターンエッチングされて形成されるゲート電極３２の側面３５には、局所的な凹凸が生じており、このためパターンエッジ３６の位置が予め設定されたパターンエッジの目標位置から揺らぐ。このパターンエッジ３６の揺らぎが、ＬＥＲ（Ｌｉｎｅ Ｅｄｇｅ Ｒｏｕｇｈｎｅｓｓ）と呼ばれるものである。

ゲート寸法は、レジスト寸法とエッチング寸法変換差によって制御されるが、寸法ばらつきであるゲート電極のＬＥＲの制御は困難である。しかも、素子の微細化によりゲート長が短くなると、ゲート電極のＬＥＲの影響が大きくなる。ここでは、ゲート電極のＬＥＲを、基準値からのばらつきを示すために一般に用いられる、標準偏差（２乗平均）に基づいて計算する。具体的には、平均基準線３８からのパターンエッジ３６の距離から、以下の式で算出する。

ここで、平均基準線３８は、パターンエッジの位置分布の平均値に基づいて定まる仮想線である。例えば、図１０（Ｂ）に示すように、ゲート電極３２の平面形状が矩形の場合、平均基準線３８はゲート幅方向の直線で与えられる。ここでは、平均基準線３８に沿ってｘ軸を取っていて、ｘ座標がｘ_ｉのときのパターンエッジ３６の平均基準線３８からの距離、すなわちずれ量をΔｆ（ｘ_ｉ）で示す。なお、ゲート電極のＬＥＲとしては、統計的な観点から、標準偏差の３倍の値（３×σ）を用いている。

ゲート電極のＬＥＲは、様々な要因で形成される。その１つの要因として、レジストパターンに形成されたＬＥＲの影響が挙げられる。また、他の要因として、多結晶シリコン膜の結晶粒界の影響が挙げられる。前者の要因は、レジストパターンのＬＥＲが、ドライエッチングの際にゲート電極に転写されて、ゲート電極にＬＥＲが形成されるものである。

このレジストパターンのＬＥＲを低減するために、レジストパターンを形成した後、バイアス電力を印加しないかあるいは５０Ｗ以下の低いバイアス電力を印加してエッチングを行い、レジストパターン表面を平滑化し、その後、多結晶シリコン膜のエッチングを行う技術が提案されている（例えば、特許文献１参照）。
特開２００４−１７２３１２号公報

しかしながら、上述の特許文献１に開示されている方法で、レジストパターンのＬＥＲが低減されたとしても、後者の要因に基づく、ゲート電極のＬＥＲの低減は充分にはなされない。

図１１を参照して、多結晶シリコン膜の結晶粒界によって、ゲート電極にＬＥＲが形成される根拠につき説明する。図１１（Ａ）〜（Ｃ）は、ゲート電極にＬＥＲが形成される過程について説明するための模式図である。図１１（Ａ）は、多結晶シリコン膜及び多結晶シリコン膜上に形成されたレジストパターンを模式的に示す外観図である。図１１（Ｂ）は、図１１（Ａ）を上面から見た模式図である。ここでは、レジストパターンのＬＥＲが低減された状態について説明する。図１１（Ａ）及び図１１（Ｂ）は、レジストパターンのＬＥＲがない状態を示している。なお、図１１（Ａ）及び図１１（Ｂ）では、反射防止膜の図示を省略している。図１１（Ｃ）は、シリコン酸化膜、及び、シリコン酸化膜上に形成されたゲート電極の平面図である。

多結晶シリコン膜３０は、単結晶粒３３が集合した状態で形成される。この単結晶粒３３の境界面が結晶粒界３４である。

多結晶シリコン膜３０のエッチングを行うと、ゲート電極３２のパターンエッジ３６には、結晶粒界３４の形状に応じて、凹部（図１１（Ｃ）中、符号ＩＩで示す部分）が形成される。このパターンエッジ３６に形成される凹部がゲート電極３２のＬＥＲとなる。

従って、多結晶シリコン膜３０の結晶状態の制御もゲート電極３２のＬＥＲの低減を図るには重要である。

そこで、この出願に係る発明者が鋭意研究を行ったところ、多結晶シリコン膜のエッチングの際に、通常５０〜６０Ｗ程度のバイアス電力を、エッチング対象の基板を保持する電極に印加していたところ、バイアス電力を高めることで多結晶シリコン膜に入射するイオンの入射エネルギーが増加し、結晶粒界によるゲート電極のＬＥＲを低減できることを見出した。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、エッチングによるゲート電極の形成にあたり、多結晶シリコン膜の結晶粒界の影響を抑えることで、形成されたゲート電極のＬＥＲを低減する、半導体装置の製造方法を提供することにある。

上述した目的を達成するために、この発明の半導体装置の製造方法は、以下の過程を備えている。

先ず、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する。次に、多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、多結晶シリコン膜を低抵抗化して低抵抗多結晶シリコン膜に変える。次に、低抵抗多結晶シリコン膜上に、ゲート電極が形成される領域部分を覆い、かつ他の領域部分を露出するレジストパターンを形成する。次に、レジストパターンを用いた、バイアス電力を最小でも１００Ｗとしたドライエッチングを行うことにより、露出した低抵抗多結晶シリコン膜の部分を除去してゲート電極を形成する。

この発明の半導体装置の製造方法によれば、低抵抗多結晶シリコン膜のエッチングによるゲート電極の形成の際に、１００Ｗ以上のバイアス電力をエッチング対象の基板を保持する電極に印加することで低抵抗多結晶シリコン膜に入射するエッチングガス中の活性種（ラジカル、イオンなど）の入射エネルギーが増加する。この結果、結晶粒界が減少し、結晶粒界に起因するゲート電極のＬＥＲを低減できる。

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。

（第１実施形態）
図１（Ａ）及び（Ｂ）と図２（Ａ）及び（Ｂ）を参照して、第１実施形態の半導体装置の製造方法について説明する。図１（Ａ）及び（Ｂ）と図２（Ａ）及び（Ｂ）は、第１実施形態の半導体装置の製造方法を説明するための工程図であって、半導体基板上へのゲート電極の形成方法を示している。図１（Ａ）及び（Ｂ）と図２（Ａ）及び（Ｂ）は、各製造工程段階で得られた構造体の主要部の切断端面をそれぞれ示している。

先ず、シリコン基板などの半導体基板１０を用意する。この半導体基板１０には、必要に応じて、例えばＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により素子分離が行われる。

次に、半導体基板１０上にシリコン酸化膜２０及び多結晶シリコン膜３０を順次に積層して形成する。シリコン酸化膜２０及び多結晶シリコン膜３０の形成は、任意好適な従来周知の方法で行えば良い。例えば、シリコン酸化膜２０は、熱酸化又はＣＶＤ法により形成され、多結晶シリコン膜３０はＣＶＤ法により形成される。

次に、多結晶シリコン膜３０に、リン（Ｐ）又はホウ素（Ｂ）などの不純物をイオン注入（図１（Ａ）中、矢印Ｉで示す。）する（図１（Ａ））。

その後、不純物が注入された多結晶シリコン膜３０に対して熱処理を行って、低抵抗化された多結晶シリコン膜（以下、低抵抗多結晶シリコン膜と称する。）３０ａを得る。この熱処理は、例えば、９５０℃の窒素雰囲気中で４０秒間行われる。この熱処理によって注入された不純物が拡散されて、多結晶シリコン膜３０が低抵抗化されて、低抵抗多結晶シリコン膜３０ａに変わる。すなわち、低抵抗多結晶シリコン膜３０ａが導電膜になる（図１（Ｂ））。

次に、低抵抗多結晶シリコン膜３０ａ上に反射防止膜４０を形成した後、ゲート電極が形成されるゲート電極形成領域１６の部分を覆い、ゲート電極形成領域１６以外の領域であるゲート電極非形成領域１８を露出するレジストパターン５０を形成して、図２（Ａ）に示すような構造体を得る。反射防止膜４０は、フォトリソグラフィによるレジストのパターニングの際に行われる露光において、レジストを透過した露光波長の光を吸収する。反射防止膜４０は、例えば、有機樹脂材料をスピンコート法などで塗布して形成される。レジストパターン５０は、任意好適な従来周知のフォトリソグラフィ技術を用いて形成される。なお、低抵抗多結晶シリコン膜３０ａ上に反射防止膜４０を形成せずに、レジストパターン５０を形成しても良い（図２（Ａ））。

次に、レジストパターン５０をマスクとして用いたドライエッチングを行って、ゲート電極を形成する。ここで、ドライエッチングは、例えば、誘導結合型プラズマ（ＩＣＰ）エッチング装置で行われる。このドライエッチングは、反射防止膜エッチング、低抵抗多結晶シリコンエッチング及びオーバーエッチングの３段階で行われる（図２（Ｂ））。

反射防止膜エッチングは、エッチングガスとして、例えばガス流量が１５０ｓｃｃｍのＣＦ_４を用いて、６０Ｗのバイアス電力を印加して行う。ここで、ここで、ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｍ ｐｅｒ ｍｉｎｕｔｅ）は、０℃、１気圧（＝１０１３ｈＰａ）に換算した場合のガス流量を表す単位である。

反射防止膜エッチングに引き続いて、低抵抗多結晶シリコンエッチングを行う。低抵抗多結晶シリコンエッチングは、上述の構造体を電極上に保持し、この電極に最小でも１００Ｗすなわち１００Ｗ以上のバイアス電力を印加して行われて、レジストパターン５０から露出した領域部分の多結晶シリコン膜を除去する。低抵抗多結晶シリコンエッチングでは、エッチングガスとして、例えば臭化水素（ＨＢｒ）、塩素（Ｃｌ_２）及び酸素（Ｏ_２）の混合ガス（ＨＢｒ／Ｃｌ_２／Ｏ_２）を用いて、ガス流量をそれぞれ１５０／１００／４ｓｃｃｍとする。

構造体を保持する電極に印加するバイアス電力を１００Ｗ以上とする理由は、次の通りである。図３は、ゲート電極のＬＥＲのバイアス電力に対する依存性を示す特性図である。図３では、横軸にバイアス電力（単位：Ｗ）を取って示し、縦軸にゲート電極のＬＥＲ（単位：ｎｍ）を取って示している。

図３に示されるように、バイアス電力が１００Ｗより低い領域では、バイアス電力の増加に対してゲート電極のＬＥＲは、０．０９（ｎｍ／Ｗ）程度の傾きで急激に低下するが、１００Ｗ以上の領域では、ほぼ飽和しており、０．０１（ｎｍ／Ｗ）程度の傾きで徐々にしか低下しない。例えば、バイアス電力が６０Ｗのときにゲート電極のＬＥＲが１１ｎｍ程度であるのに対して、バイアス電力を１００Ｗ以上にすると、ゲート電極のＬＥＲは、６．５〜７．５ｎｍ程度に低減され、しかもバイアス電力が１００Ｗ以上ではゲート電極のＬＥＲの低減がほぼ飽和している。従って、ゲート電極のＬＥＲを低減するためには、低抵抗多結晶シリコンエッチングにおいて、バイアス電力を１００Ｗ以上にするのが良い。

低抵抗多結晶シリコン膜のエッチングの際にバイアス電力を高くすると、低抵抗多結晶シリコン膜へ入射するエッチングガス中の活性種（ラジカル、イオンなど）の入射エネルギーが増加するため、低抵抗多結晶シリコン膜がスパッタリングされて、その結果、結晶粒界が減少すると考えられる。

ゲート電極のＬＥＲの一因は、図１１を参照して説明したようにエッチングによるゲート電極の形成の際に、レジストパターンの形状に対して、結晶粒界の形状に応じた凹部がゲート電極の側壁に形成されることにある。従って、結晶粒界が減少すると、ゲート電極の側壁に形成される凹部が減少し、その結果、ゲート電極のＬＥＲも低減される。

通常、低抵抗多結晶シリコンエッチングは、６０Ｗのバイアス電力を印加して行っている。これは、低抵抗多結晶シリコン膜のエッチング速度に対するレジストやシリコン酸化膜のエッチング速度の比、すなわち選択比を高めるために、６０Ｗ程度のバイアス電力が最適なためである。これに対し、従来と同様のガス種、流量の条件で、バイアス電力を大きくすると、選択比が低下する。

図４を参照して、低抵抗多結晶シリコンエッチング後のレジストパターンの厚さと、バイアス電力の関係を示す。図４は、レジスト残膜のバイアス電力に対する依存性を示す特性図である。図４では、横軸にバイアス電力（Ｗ）を取って示し、縦軸にレジストの厚さ（ｎｍ）を取って示している。

低抵抗多結晶シリコン膜のエッチング速度に対する、レジスト膜のエッチング速度の比である、レジスト選択比は、エッチングされる低抵抗多結晶シリコン膜の膜厚の、レジストの削れ量に対する比として与えることができる。レジスト膜の削れ量は、レジストパターンの初期膜厚と、低抵抗多結晶シリコンエッチング後のレジストパターンの厚さの差で与えられる。ここで初期膜厚は、反射防止膜エッチング後のレジストパターンの厚さであり、ここでは３６０ｎｍとする。また、エッチングされる低抵抗多結晶シリコン膜の厚さは２００ｎｍとする。ここで用いられるレジストは、露光にＫｒＦエキシマステッパを使う場合に、使用される従来周知のレジストである。

バイアス電力が６０Ｗのとき、レジスト残膜は約２６０ｎｍである。このときのレジストパターンの削れ量はおよそ１００ｎｍであり、レジスト選択比は約２．０になる。これに対し、バイアス電力が１００Ｗのとき、レジスト残膜は２００ｎｍ程度である。このときのレジストパターンの削れ量はおよそ１６０ｎｍであり、レジスト選択比は約１．６になる。

バイアス電力をさらに大きくすると、バイアス電力が２３０Ｗのとき、レジスト残膜が０ｎｍ、すなわちレジストパターンの削れ量が初期膜厚に等しくなり、このとき低抵抗多結晶シリコンエッチングによりゲート電極上に、レジストパターンは残存しない。従って、上述した条件の、レジストパターン、低抵抗多結晶シリコン膜及びエッチングガスを用いる場合、バイアス電力は２３０Ｗよりも小さい値にする必要がある。

オーバーエッチングは、例えば５０Ｗのバイアス電力を印加して行う。ここで、用いられるエッチングガスは、臭化水素（ＨＢｒ）、酸素（Ｏ_２）及びヘリウム（Ｈｅ）の混合ガス（ＨＢｒ／Ｏ_２／Ｈｅ）であり、ガス流量は、１００／１／１００ ｓｃｃｍとする。オーバーエッチングは、低抵抗多結晶シリコンエッチングにより残存した低抵抗多結晶シリコン膜の部分を除去するために行う。このオーバーエッチングでは、シリコン酸化膜が貫通するのを防ぐために、低抵抗多結晶シリコン膜のエッチング速度に対する、シリコン酸化膜のエッチング速度の比である、酸化膜選択比の大きい条件でエッチングを行う。

その後、アッシング等によりレジストパターン５０及び反射防止膜４０の除去、及び洗浄が行われる。

上述したように、低抵抗多結晶シリコンエッチングの際のバイアス電力を１００Ｗ以上に高くすると、結晶粒界が減少するので、結晶粒界に起因するゲート電極の側壁に形成される凹部が減少する。その結果、ゲート電極のＬＥＲが低減される。

上述した半導体装置の製造方法の実施に当たり、低抵抗多結晶シリコン膜のエッチングを行う前に、レジストパターンのＬＥＲを低減する処理を行っても良い。また、低抵抗多結晶シリコン膜上に反射防止膜を形成した後、レジストパターンを形成する場合は、反射防止膜のエッチングの際に、レジストパターンのＬＥＲが低減される。

（第２実施形態）
図５（Ａ）及び（Ｂ）を参照して、第２実施形態の半導体装置の製造方法について説明する。図５（Ａ）及び（Ｂ）は、第２実施形態の半導体装置の製造方法を説明するための工程図であって、各製造工程段階で得られた構造体の主要部の切断端面をそれぞれ示している。なお、以下の説明では、第１実施形態と重複する説明は省略することもある。

先ず、シリコン基板などの半導体基板１０を用意する。この半導体基板１０には、必要に応じて、例えばＬＯＣＯＳにより素子分離が行われる。

半導体基板１０上にシリコン酸化膜２０及びアモルファスシリコン膜３１を順に形成する。シリコン酸化膜２０及びアモルファスシリコン膜３１の形成は、任意好適な従来周知の方法で行えば良い。例えば、シリコン酸化膜２０は、熱酸化又はＣＶＤ法により形成され、アモルファスシリコン膜３１はＣＶＤ法により形成される。シリコン酸化膜上に形成されるシリコン膜が、アモルファスシリコン膜であるか、多結晶シリコン膜であるかは、ＣＶＤの際の温度で制御される。概ね５５０℃以上の温度で成膜を行うと多結晶シリコン膜が生成され、５５０℃未満の温度で成膜を行うと、アモルファスシリコン膜が形成される。従って、例えば、ＣＶＤの際の温度を５００℃として、アモルファスシリコン膜を形成する。

次に、アモルファスシリコン膜３１に、Ｐ又はＢなどの不純物をイオン注入（図中、矢印Ｉで示す。）する（図５（Ａ））。

その後、不純物注入済みのアモルファスシリコン膜３１に対して９００〜１１００℃の窒素雰囲気中での熱処理を行って、不純物注入済みのアモルファスシリコン膜３１を低抵抗多結晶シリコン膜３０ａに改質する（図５（Ｂ））。

その後の工程は、図２（Ａ）及び（Ｂ）を参照して説明したのと同様に行われる。

先ず、低抵抗多結晶シリコン膜３０ａ上に反射防止膜４０を形成した後、ゲート電極が形成されるゲート電極形成領域１６の部分を覆い、ゲート電極形成領域１６以外の領域であるゲート電極非形成領域１８を露出するレジストパターン５０を形成する。反射防止膜４０は、フォトリソグラフィによるレジストのパターニングの際に行われる露光において、レジストを透過した露光波長の光を吸収する。反射防止膜４０は、例えば、有機樹脂材料をスピンコート法などで塗布して形成される。レジストパターン５０は、任意好適な従来周知のフォトリソグラフィ技術を用いて形成される。なお、低抵抗多結晶シリコン膜３０ａ上に反射防止膜４０を形成せずに、レジストパターン５０を形成しても良い。

次に、レジストパターン５０をマスクとして用いたドライエッチングを行ってゲート電極を形成する。ここで、ドライエッチングは、例えば、誘導結合型プラズマ（ＩＣＰ）エッチング装置で行われる。このドライエッチングは、反射防止膜エッチング、低抵抗多結晶シリコンエッチング及びオーバーエッチングの３段階で行われる。

反射防止膜エッチングは、６０Ｗのバイアス電力を印加して行う。ここで、エッチングガスとして、例えばＣＦ_４を用いて、ガス流量を１５０ｓｃｃｍとする。

反射防止膜エッチングに引き続いて、低抵抗多結晶シリコンエッチングを行う。低抵抗多結晶シリコンエッチングは、従来と同様エッチング対象の構造体を保持する電極に６０Ｗのバイアス電力を印加して行われて、レジストパターンから露出した領域部分の低抵抗多結晶シリコン膜を除去する。ここで、エッチングガスとして、例えばＨＢｒ／Ｃｌ_２／Ｏ_２の混合ガスを用いて、ガス流量をそれぞれ１５０／１００／４ｓｃｃｍとする。

オーバーエッチングステップは、例えば５０Ｗのバイアス電力を印加して行う。ここで、用いられるエッチングガスは、ＨＢｒ／Ｏ_２／Ｈｅであり、ガス流量は、１００／１／１００ ｓｃｃｍとする。

その後、アッシングによるレジストパターン５０及び反射防止膜４０の除去、及び洗浄が行われる。

図６は、従来の方法と、第２実施形態の方法での、低抵抗多結晶シリコン膜の表面ラフネス及びゲート電極のＬＥＲを比較した結果を示す図である。図６は、縦軸に表面ラフネス及びゲート電極のＬＥＲを取って示している。

従来は、シリコン酸化膜上にＣＶＤ法により多結晶シリコン膜を形成した後、低抵抗化して、低抵抗多結晶シリコン膜を得ている。これに対し、第２実施形態では、シリコン酸化膜上にＣＶＤ法によりアモルファスシリコン膜を形成した後、アモルファスシリコン膜を熱処理によって低抵抗多結晶シリコン膜に改質している。従って、シリコン酸化膜上への低抵抗多結晶シリコン膜の形成方法以外は、従来の方法と、第２実施形態の方法とは同様である。

アモルファスシリコン膜を改質して低抵抗多結晶シリコン膜を形成すると、結晶サイズが大きくなる性質が知られている。従って、アモルファスシリコンが改質されて得られる低抵抗多結晶シリコン膜では、結晶粒界が非常に少ない。この結晶粒界の数を、表面ラフネスにより定量化する。表面ラフネスは、低抵抗多結晶シリコン膜の上側表面の位置分布を、２乗平均として算出したものであり、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で観察した画像（ＡＦＭ画像）に基づいて得られる。従来の方法では、表面ラフネスが３．５ｎｍ程度であるのに対し、第２実施形態では、１．６ｎｍ程度と、表面ラフネスがおよそ１／２になっている。

また、結晶粒界の減少、すなわち表面ラフネスの低減に伴い、ゲート電極のＬＥＲも低減される。ゲート電極のＬＥＲは、従来の方法では、１２ｎｍ程度であるのに対し、第２実施形態の方法では、７ｎｍ程度と、１／２近くまで低減される。

第２実施形態の半導体装置の製造方法によれば、低抵抗多結晶シリコン膜の形成を、アモルファスシリコン膜を改質して行っているので、結晶粒界が減少し、その結果ゲート電極のＬＥＲが低減する。

また、結晶粒界が減少した状態の低抵抗多結晶シリコン膜をエッチングするので、エッチングの際のバイアス電力を６０Ｗ程度にすることができる。すなわち、レジスト選択比が高い状態で、低抵抗多結晶シリコンエッチングを行うことができる。

上述した半導体装置の製造方法の実施に当たり、低抵抗多結晶シリコン膜のエッチングを行う前に、レジストパターンのＬＥＲを低減する処理を行っても良い。また、低抵抗多結晶シリコン膜上に反射防止膜を形成した後、レジストパターンを形成する場合は、反射防止膜のエッチングの際に、レジストパターンのＬＥＲが低減される。

（第３実施形態）
次に、第３実施形態の半導体装置の製造方法について説明する。第３実施形態の半導体装置の製造方法は、多結晶シリコン膜を低抵抗化するためにイオン注入される不純物と、低抵抗多結晶シリコンエッチングのバイアス電力が第１実施形態と異なっており、それ以外は第１実施形態と同様なので重複する説明を省略する。

先ず、シリコン基板などの半導体基板を用意する。この半導体基板には、必要に応じて、例えばＬＯＣＯＳにより素子分離が行われる。

次に、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順に形成する。シリコン酸化膜及び多結晶シリコン膜の形成は、任意好適な従来周知の方法で行えば良い。例えば、シリコン酸化膜は、熱酸化又はＣＶＤ法により形成され、多結晶シリコン膜はＣＶＤ法により形成される。

次に、多結晶シリコン膜に不純物を注入した後、不純物注入済み多結晶シリコン膜に対し、熱処理を行うことにより、多結晶シリコン膜を低抵抗化する。

この工程では、先ず、多結晶シリコン膜に、不純物としてヒ素（Ａｓ）をイオン注入する。

ここで、不純物としてＡｓをイオン注入すると、多結晶シリコン膜は一度アモルファス化する。これは、Ａｓのように重い元素をイオン注入しているためで、重い元素ほど、Ｓｉ−Ｓｉ結合を切り易く、多結晶シリコン膜をアモルファス化させやすいためである。従来のように、Ｂなどの軽い元素をイオン注入する場合、多結晶シリコンはほとんどアモルファス化しない。

次いで、アモルファス化した多結晶シリコン膜（アモルファスシリコン膜）に対して熱処理を行って、低抵抗化多結晶シリコン膜に改質する。

上述したように、アモルファスシリコン膜を改質して形成された低抵抗多結晶シリコン膜は、結晶サイズが大きくなる性質があるので結晶粒界が非常に少ない。この結晶粒界の数を、表面ラフネスにより定量化する。表面ラフネスは、多結晶シリコン膜の上側表面の位置分布を、２乗平均として算出したものであり、ＡＦＭ画像に基づいて得られる。

図７は、不純物としてＰ、Ｂ及びＡｓを用いたときの、低抵抗多結晶シリコン膜の表面ラフネス及びゲート電極のＬＥＲを比較した結果を示す図である。図７は、縦軸に表面ラフネス及びゲート電極のＬＥＲを取って示している。

不純物として、Ｐ又はＢをイオン注入した場合、表面ラフネスは３．５〜４ｎｍ程度である。これに対し、Ａｓをイオン注入すると、表面ラフネスは２．５ｎｍ程度にまで低減される。

また、結晶粒界の減少、すなわち表面ラフネスの低減に伴い、ゲート電極のＬＥＲも低減される。ゲート電極のＬＥＲは、Ｐ又はＢをイオン注入した場合、１１〜１２ｎｍ程度であるのに対し、Ａｓをイオン注入すると、８ｎｍ程度にまで低減される。

Ａｓを不純物として注入した後、熱処理を行う場合、不純物注入済み多結晶シリコン膜の表面からおよそ１００ｎｍ以上の深さで不純物濃度が低下するという問題がある。図８を参照して、多結晶シリコン膜に対して、ＰとＡｓをそれぞれイオン注入した後、熱処理を行った場合の、低抵抗多結晶シリコン膜中での不純物濃度の分布について説明する。

図８は、シミュレーションによる不純物濃度分布を示す図である。図８では、横軸に、半導体基板（ここでは、Ｓｉ基板）の表面位置を０としたときの、半導体基板表面からの高さ（単位：μｍ）を取って示し、縦軸に不純物濃度を単位堆積あたりの不純物の個数（単位：１／ｃｍ^３）を取って示している。低抵抗多結晶シリコン膜の厚みを２００ｎｍとしている。

このシミュレーションでは、注入する不純物の種類が異なるだけで、それ以外のエネルギーやイオンの数などの条件は同じくしている。また、不純物を拡散させるための熱処理は、９５０℃の雰囲気中で４５秒間行うものとしている。図８（Ａ）は、Ｐを２０ｋｅＶの入射エネルギーでイオン注入したときの不純物濃度の分布であり、図８（Ｂ）は、Ａｓを２０ｋｅＶの入射エネルギーでイオン注入した時の不純物濃度の分布である。

Ｐをイオン注入する場合、低抵抗多結晶シリコン膜の表面から底面にかけてほぼ均一な不純物濃度分布を示している。これに対し、Ａｓをイオン注入する場合、低抵抗多結晶シリコン膜の表面から１００ｎｍ以上の深さの領域では、不純物濃度が急激に減少するため、ゲートの空乏化が生じる。従って、低抵抗多結晶シリコン膜をパターニングして得られるゲート電極の厚みが１００ｎｍを超えるデバイスに対しては、多結晶シリコン膜を低抵抗化するための不純物として、Ａｓを用いることができない。すなわち、不純物としてＡｓを用いる場合は、ゲート電極の厚みを最大でも１００ｎｍ、すなわち１００ｎｍ以下にするのが良い。

現在、半導体装置の微細化が進められているが、この微細化の程度を示すものとして、ロードマップ（ＩＴＲＳ：Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｒｏｓ）がある。表１に世代と電極膜厚の関係を示す。

このＩＴＲＳにおける世代は、デバイスのメタル配線の間隔に基づいて与えられる。図９を参照してこのメタル配線の間隔について説明する。図９は、半導体装置の概略図であって、メタル配線の間隔について説明するための図である。

一般に、半導体装置は、ゲート電極３６、不純物拡散領域２４及び２６を備えて構成されるＭＯＳトランジスタなどの半導体素子が形成された半導体基板１０に、層間絶縁膜及びメタル配線が多層的に形成された多層構造を有している。図９では、半導体基板１０上に、導電プラグ６２を備える第１層間絶縁膜６０を備え、第１層間絶縁膜６０上に、第１メタル配線７２と、第１メタル配線７２を覆う第２層間絶縁膜７０とを備え、さらに第２層間絶縁膜７０上に第２メタル配線８２が形成された例を示している。なお、第２層間絶縁膜７０及び第２メタル配線８２上に、さらに層間絶縁膜やメタル配線が設けられていてもよい。なお、図９では、ゲート酸化膜の図示を省略している。

ＩＴＲＳにおける世代を規定するメタル配線は、多層の配線構造の中で、最下層のメタル配線、すなわち、図９に示す例では第１メタル配線７２である。この第１メタル配線７２の最小ピッチ（ＭＰ）の１／２、すなわち最下層のメタル配線の最小ハーフピッチが世代として与えられる。

最下層のメタル配線の最小ハーフピッチが９０ｎｍである、ＩＴＲＳにおける９０ｎｍ世代以降のデバイスでは、ゲート電極の厚みが最大でも６４ｎｍ、すなわち６４ｎｍ以下であるので、不純物としてＡｓを用いることができるが、１３０ｎｍ世代以前のデバイスでは、ゲート電極の厚みが１００ｎｍを超えるため、不純物としてＡｓを用いることができない。

その後の工程は、図２（Ａ）及び（Ｂ）を参照して説明したのと同様に行われる。

先ず、低抵抗多結晶シリコン膜３０ａ上に反射防止膜４０を形成した後、ゲート電極が形成されるゲート電極形成領域１６の部分を覆い、ゲート電極形成領域１６以外の領域であるゲート電極非形成領域１８を露出するレジストパターン５０を形成する。反射防止膜４０は、フォトリソグラフィによるレジストのパターニングの際に行われる露光において、レジストを透過した露光波長の光を吸収する。反射防止膜４０は、例えば、有機樹脂材料をスピンコート法などで塗布して形成される。レジストパターン５０は、任意好適な従来周知のフォトリソグラフィ技術を用いて形成される。なお、低抵抗多結晶シリコン膜３０ａ上に反射防止膜４０を形成せずに、レジストパターン５０を形成しても良い。

次に、レジストパターン５０をマスクとして用いたドライエッチングを行ってゲート電極３２を形成する。ここで、ドライエッチングは、例えば、誘導結合型プラズマ（ＩＣＰ）エッチング装置で行われる。このドライエッチングは、反射防止膜エッチング、低抵抗多結晶シリコンエッチング及びオーバーエッチングの３段階で行われる。

反射防止膜エッチングは、６０Ｗのバイアス電力を印加して行う。ここで、エッチングガスとして、例えばＣＦ_４を用いて、ガス流量を１５０ｓｃｃｍとする。

反射防止膜エッチングに引き続いて、低抵抗多結晶シリコンエッチングを行う。低抵抗多結晶シリコンエッチングは、従来と同様にエッチング対象の構造体を保持する電極に６０Ｗのバイアス電力を印加して行われて、レジストパターンから露出した領域部分の低抵抗多結晶シリコン膜を除去する。ここで、エッチングガスとして、例えばＨＢｒ／Ｃｌ_２／Ｏ_２の混合ガスを用いて、ガス流量をそれぞれ１５０／１００／４ｓｃｃｍとする。

オーバーエッチングステップは、例えば５０Ｗのバイアス電力を印加して行う。ここで、用いられるエッチングガスは、ＨＢｒ／Ｏ_２／Ｈｅであり、ガス流量は、１００／１／１００ｓｃｃｍとする。

その後、アッシングによるレジストパターン５０及び反射防止膜４０の除去、及び洗浄が行われる。

第３実施形態の半導体装置の製造方法によれば、ＣＶＤ法で多結晶シリコン膜を形成した後、不純物としてＡｓをイオン注入して、不純物注入済み多結晶シリコン膜をアモルファス化させた後、熱処理によって低抵抗多結晶シリコン膜に改質している。このため、第２実施形態と同様に、結晶粒界が減少し、その結果ゲート電極のＬＥＲが低減する。

また、結晶粒界が減少した状態の低抵抗多結晶シリコン膜をエッチングするので、エッチングの際のバイアス電力を６０Ｗ程度にすることができる。すなわち、レジスト選択比が高い状態で、低抵抗多結晶シリコンエッチングを行うことができる。

上述した半導体装置の製造方法の実施に当たり、低抵抗多結晶シリコン膜のエッチングを行う前に、レジストパターンのＬＥＲを低減する処理を行っても良い。また、低抵抗多結晶シリコン膜上に反射防止膜を形成した後、レジストパターンを形成する場合は、反射防止膜のエッチングの際に、レジストパターンのＬＥＲが低減される。

ゲート電極の形成方法を説明するための工程図（その１）である。 ゲート電極の形成方法を説明するための工程図（その２）である。 ゲート電極のＬＥＲのバイアス電力に対する依存性を示す特性図である。 レジスト残膜のバイアス電力に対する依存性を示す特性図である。 第２実施形態の半導体装置の製造方法を説明するための工程図である。 低抵抗多結晶シリコン膜の表面ラフネス及びゲート電極のＬＥＲを比較した結果を示す図（その１）である。 低抵抗多結晶シリコン膜の表面ラフネス及びゲート電極のＬＥＲを比較した結果を示す図（その２）である。 シミュレーションによる不純物濃度分布を示す図である。 半導体装置の概略図である。 ゲート電極のＬＥＲを説明するための模式図である。 ゲート電極のＬＥＲの形成について説明するための模式図である。

符号の説明

１０ 半導体基板
１６ ゲート電極形成領域
１８ ゲート電極非形成領域
２０ シリコン酸化膜
２４、２６ 不純物拡散領域
３０ 多結晶シリコン膜
３０ａ 低抵抗多結晶シリコン膜
３１ アモルファスシリコン膜
３２ ゲート電極
３３ 単結晶粒
３４ 結晶粒界
３５ 側面
３６ パターンエッジ
３８ 平均基準線
４０ 反射防止膜
５０ レジストパターン
６０ 第１層間絶縁膜
６２ 導電プラグ
７０ 第２層間絶縁膜
７２ 第１メタル配線
８２ 第２メタル配線

Claims (6)

1. 半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する工程と、
   前記多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、前記多結晶シリコン膜を低抵抗化して低抵抗多結晶シリコン膜に変える工程と、
   前記低抵抗多結晶シリコン膜上に、ゲート電極が形成される領域部分を覆い、かつ他の領域部分を露出するレジストパターンを形成する工程と、
   該レジストパターンを用いた、バイアス電力を最小でも１００Ｗとしたドライエッチングを行うことにより、前記低抵抗多結晶シリコン膜の露出した領域部分を除去してゲート電極を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
2. 半導体基板上にシリコン酸化膜及びアモルファスシリコン膜を順次に形成する工程と、
   前記アモルファスシリコン膜に不純物を注入した後、熱処理を行うことにより、前記アモルファスシリコン膜を低抵抗多結晶シリコン膜に改質する工程と、
   前記低抵抗多結晶シリコン膜上に、ゲート電極が形成される領域部分を覆い、かつ他の領域部分を露出するレジストパターンを形成する工程と、
   該レジストパターンを用いたドライエッチングを行うことにより、前記低抵抗多結晶シリコン膜の露出した領域部分を除去してゲート電極を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
3. 前記不純物としてリン（Ｐ）又はホウ素（Ｂ）を注入する
   ことを特徴とする請求項１又は２に記載に半導体装置の製造方法。
4. 半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する工程と、
   前記多結晶シリコン膜に不純物としてヒ素（Ａｓ）を注入した後、熱処理を行うことにより、前記多結晶シリコン膜を低抵抗化して低抵抗多結晶シリコン膜に変える工程と、
   前記低抵抗多結晶シリコン膜上にゲート電極が形成される領域部分を覆い、及び他の領域部分を露出するレジストパターンを形成する工程と、
   該レジストパターンを用いたドライエッチングを行うことにより、前記低抵抗多結晶シリコン膜の露出した領域部分を除去してゲート電極を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
5. ゲート電極を形成する工程の後、層間絶縁膜及び多層のメタル配線を形成する工程が行われ、
   最下層のメタル配線の最小ハーフピッチが最大でも９０ｎｍである
   ことを特徴とする請求項４に記載に半導体装置の製造方法。
6. 前記ドライエッチングでは、エッチングガスとして臭化水素（ＨＢｒ）、塩素（Ｃｌ_２）及び酸素（Ｏ_２）の混合ガスを用いる
   ことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。

Images