JP2001077087A - 半導体装置の製造方法およびエッチング方法 - Google Patents

半導体装置の製造方法およびエッチング方法

Info

Publication number
JP2001077087A
JP2001077087A JP24733999A JP24733999A JP2001077087A JP 2001077087 A JP2001077087 A JP 2001077087A JP 24733999 A JP24733999 A JP 24733999A JP 24733999 A JP24733999 A JP 24733999A JP 2001077087 A JP2001077087 A JP 2001077087A
Authority
JP
Japan
Prior art keywords
etching
insulating film
film
conductive layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24733999A
Other languages
English (en)
Inventor
Tadayuki Kimura
忠之 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP24733999A priority Critical patent/JP2001077087A/ja
Publication of JP2001077087A publication Critical patent/JP2001077087A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】コンタクトホールのテーパ形状化、ボーイング
形状化を生じることなく、安定で信頼性の高いコンタク
トを形成する。 【解決手段】 トランジスタが形成されたＳｉ基板１上
に層間絶縁膜９、多結晶Ｓｉ膜１０を順次形成する。多
結晶Ｓｉ膜１０に開口を形成し、その内壁に内壁膜１２
ａを形成する。多結晶Ｓｉ膜１０および内壁膜１２ａを
マスクとして、マグネトロンエッチング装置を用いた異
方性エッチングと、このエッチングで生じたフロロカー
ボンポリマー１４を除去するアッシングとを３回程度繰
り返し行うことにより、層間絶縁膜９にソース／ドレイ
ン領域６に達するコンタクトホール１３を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法およびエッチング方法に関し、特に、多結晶シリ
コンからなるマスクを用いたエッチングに適用して好適
なものである。
【０００２】
【従来の技術】近年、ＵＬＳＩの高集積化は３年で次世
代に進み、デザインルールは前世代の７割の縮小化が行
われている。そして、この縮小化に伴い半導体装置の高
速化も実現されてきた。とりわけ微細なデザインルール
が適用されるＭＯＳトランジスタなどの半導体装置にお
いては、半導体装置の製造工程における微細加工技術の
進歩、特に、光露光技術の高解像力化により、高集積化
が達成されてきた。
【０００３】また、光露光技術の高解像力化は、デザイ
ンルールに対応した寸法精度や重ね合わせ精度を満足し
つつ、露光装置、レジスト材料、レジストプロセスの高
性能化により達成されてきた。
【０００４】しかしながら、上述のうち、露光装置につ
いては、ステッパの位置合わせのばらつきの改善が困難
になっている。位置合わせのばらつきが大きいと、位置
合わせの設計余裕を大きくせざるを得ない。その結果、
セルサイズの縮小化は困難になる。したがって、位置合
わせの設計余裕を小さくすることができ、セルサイズの
縮小化を可能にする技術の開発が求められている。
【０００５】このような、セルサイズの縮小化を可能に
する技術の一つとして、エッチングマスクとして従来の
レジストマスクを用いる代わりに、多結晶シリコン（Ｓ
ｉ）などの材料を用いるエッチング技術が注目されてい
る。このエッチング技術によれば、多結晶Ｓｉなどの材
料を用いて、現在の露光装置の能力以上の非常に微細な
コンタクト形状を有する耐エッチングマスクとすること
によって、微細なコンタクトホールを形成し、位置合わ
せの設計余裕を小さくすることができる。そして、この
エッチング技術を用いたコンタクト形成技術は便宜上Ｐ
ＳＣ(Poly Silicon Shrunken Contact) 技術と呼ばれ
る。
【０００６】このようなＰＳＣ技術を用いて製造された
半導体装置について以下に具体的に説明する。
【０００７】すなわち、図１２に示すように、ＬＯＣＯ
Ｓ法により形成された素子分離絶縁膜（図示せず）によ
りＳｉ基板１０１表面が素子分離されている。素子分離
された活性領域の表面にゲート絶縁膜１０２が設けられ
ている。ゲート絶縁膜１０２上に多結晶Ｓｉからなるゲ
ート電極１０３が設けられている。ゲート電極１０３の
側壁面には酸化シリコン（ＳｉＯ2 ）からなるサイドウ
ォール１０４が設けられている。また、Ｓｉ基板１０１
中に、ゲート電極１０３に対して自己整合的に低濃度の
ソース／ドレイン領域１０５ａが形成されている。ま
た、ゲート電極１０３およびサイドウォール１０４に対
して自己整合的に高濃度のソース／ドレイン領域１０５
ｂが形成されている。高濃度のソース／ドレイン領域１
０５ｂと低濃度のソース／ドレイン領域１０５ａとによ
り、ＬＤＤ(Lightly Doped Drain)構造のソース／ドレ
イン領域１０５が形成されている。そして、これらのゲ
ート電極１０３、ゲート絶縁膜１０２、ＬＤＤ構造のソ
ース／ドレイン領域１０５およびＳｉ基板１０１中のチ
ャネル形成領域により、ＭＯＳ電界効果トランジスタが
構成されている。
【０００８】また、ゲート電極１０３およびサイドウォ
ール１０４を覆うように、ＳｉＯ2からなる層間絶縁膜
１０６が設けられている。層間絶縁膜１０６にはソース
／ドレイン領域１０５に達するコンタクトホール１０７
が形成されている。コンタクトホール１０７には導電材
料からなるコンタクトプラグ１０８が埋め込まれてい
る。層間絶縁膜１０６上にはコンタクトプラグ１０８と
接続した所定形状の上層配線１０９が設けられている。
これによって、上層配線１０９とソース／ドレイン領域
１０５とがコンタクトプラグ１０８を通じて接続されて
いる。
【０００９】次に、以上のようにして構成された半導体
装置の製造方法について説明する。すなわち、図１３Ａ
に示すように、まず、ＬＯＣＯＳ法によりＳｉ基板１０
１上に素子分離絶縁膜（図示せず）を形成することによ
って、Ｓｉ基板１０１表面の素子分離を行う。次に、素
子分離絶縁膜により分離された活性領域において、例え
ば熱酸化法によりゲート絶縁膜１０２を形成する。次
に、化学気相成長（ＣＶＤ）法により全面に膜厚が２０
０ｎｍの多結晶Ｓｉ膜１１１を形成する。
【００１０】次に、図１３Ｂに示すように、リソグラフ
ィ工程により、多結晶Ｓｉ膜１１１上にゲート電極形状
のレジストパターン１１２を形成する。次に、このレジ
ストパターン１１２をマスクとして反応性イオンエッチ
ング（ＲＩＥ）法などの異方性のエッチング法により、
多結晶Ｓｉ膜１１１をエッチングすることによりゲート
電極１０３を形成する。その後、レジストパターン１１
２を除去する。
【００１１】次に、図１３Ｃに示すように、Ｓｉ基板１
０１中にゲート電極１０４をマスクとして導電性不純物
をイオン注入することにより、Ｓｉ基板１の上部にゲー
ト電極に対して自己整合的に低濃度のソース／ドレイン
領域１０５ａが形成される。
【００１２】次に、図１４Ａに示すように、ゲート電極
１０３を覆うようにして、Ｓｉ基板１０１上の全面に膜
厚が１００ｎｍのＳｉＯ2 膜１１３を形成する。
【００１３】次に、図１４Ｂに示すように、ＲＩＥ法に
よる全面エッチバックを行うことにより、ゲート電極１
０３の側壁にサイドウォール１０４を残す。
【００１４】次に、図１４Ｃに示すように、ゲート電極
１０３およびサイドウォール１０４をマスクとして、Ｓ
ｉ基板１０１中に高濃度に導電性不純物をイオン注入す
ることにより、Ｓｉ基板１０１の上部にゲ−ト電極１０
３およびサイドウォール１０４に対して、自己整合的に
高濃度のソース／ドレイン領域１０５ｂを形成する。低
濃度のソース／ドレイン領域１０５ａおよび高濃度のソ
ース／ドレイン領域１０５ｂによりＬＤＤ構造のソース
／ドレイン領域１０５が形成される。
【００１５】次に、図１５Ａに示すように、ゲート電極
１０３およびサイドウォール１０４を覆うようにして、
全面に膜厚が１０００ｎｍのＳｉＯ2 からなる層間絶縁
膜１０６を形成する。次に、層間絶縁膜１０６上に膜厚
が３００ｎｍの多結晶Ｓｉ膜１１４を形成する。次に、
リソグラフィ工程により多結晶Ｓｉ膜１１４上に開口１
１５ａを有するレジストパターン１１５を形成する。
【００１６】次に、図１５Ｂに示すように、レジストパ
ターン１１５をマスクとして、ＲＩＥ法などの異方性の
エッチング法により多結晶Ｓｉ膜１１４をエッチングす
る。これにより、開口１１４ａが形成される。この開口
１１４ａの開口径φ1 は０．３２μｍである。その後、
レジストパターン１１５を除去する。
【００１７】次に、図１６Ａに示すように、ＣＶＤ法に
より、多結晶Ｓｉ膜１１４を覆うように膜厚が１５０ｎ
ｍの多結晶Ｓｉ膜１１６を形成する。
【００１８】次に、図１６Ｂに示すように、ＲＩＥ法な
どの異方性のエッチング法により全面エッチバックを行
うことにより、開口１１４ａの内壁面に多結晶Ｓｉ膜１
１６の一部を残して、内壁膜１１６ａを形成する。ここ
で、内壁膜１１６ａにより構成される開口１１６ｂの開
口径φ2 は０．１μｍとなる。
【００１９】次に、図１７Ａに示すように、マグネトロ
ンエッチング装置などのエッチング装置を用い、多結晶
Ｓｉ膜１１４および内壁膜１１６ａをマスクとして、Ｒ
ＩＥ法により層間絶縁膜１０６のエッチングを行う。こ
れにより、層間絶縁膜１０６にコンタクトホール１１７
が形成される。ここで、層間絶縁膜１０６のエッチング
条件を挙げると、エッチングガスとしてＣＨＦ3 ガスと
ＣＯガスとの混合ガスを用い、それらの流量をそれぞれ
３０ｓｃｃｍ、１７０ｓｃｃｍとし、圧力を４．０Ｐ
ａ、ＲＦパワーを１５００Ｗとする。
【００２０】しかしながら、このエッチングの進行に伴
って、コンタクトホールの側壁にはプラズマ重合により
フロロカーボンポリマー１１８が堆積してしまう。そし
て、図１７Ｂに示すように、エッチングを進行させて、
ゲート電極１０３間のソース／ドレイン領域１０５の表
面が露出するまで層間絶縁膜１０６をエッチングする
と、多結晶Ｓｉ膜１１４、内壁膜１１６ａおよびコンタ
クトホール１１７の露出面に形成されるフロロカーボン
ポリマー１１８の堆積により、コンタクトホール１１７
はテーパ形状に形成されてしまう。
【００２１】そこで、このフロロカーボンポリマー１１
８を除去するために、図１８Ａに示すように、酸素（Ｏ
2 ）プラズマを用いたアッシングを行う。
【００２２】次に、図１８Ｂに示すように、ＣＶＤ法に
よりコンタクトホール１０７を埋め込むようにして多結
晶Ｓｉ膜１１４上に多結晶Ｓｉ膜１１９を形成する。
【００２３】次に、図１９Ａに示すように、ＲＩＥ法な
どの異方性のエッチング法により、層間絶縁膜１０６上
の多結晶Ｓｉ膜１１９、内壁膜１１６ａおよび多結晶Ｓ
ｉ膜１１４を順次除去する。
【００２４】次に、図１９Ｂに示すように、層間絶縁膜
１０６上にコンタクトプラグ１０８に接続するようにし
て、アルミニウム（Ａｌ）などの金属膜を形成した後、
この金属膜を配線形状にパターンニングすることによ
り、上層配線１０９を形成する。
【００２５】以上のようにして製造される半導体装置に
おいて、ゲート電極１０３間の間隔Ｒは次のようにして
求められた。すなわち、リソグラフィ工程において形成
されるレジストパターンの合わせずれの最大値が０．０
７μｍであり、ゲート電極１０３とコンタクトプラグ１
０８との間の必要最小距離を０．０５μｍとすると、コ
ンタクト径が０．３μｍでは、ゲート電極１０３間の必
要最小限の間隔は、 Ｒ／２−０．０７−０．３／２＝０．０５ Ｒ＝０．５４ となり、ゲート電極１０３間の間隔として、０．５４μ
ｍの間隔があれば、ゲート電極１０３とコンタクトホー
ル１０８とのショートを防止することができる。また、
コンタクト径を０．１μｍとして上述した計算を行う
と、ゲート電極１０３間の間隔Ｒは０．３４μｍとな
る。
【００２６】このように、多結晶Ｓｉ膜１１４にコンタ
クト形成用の開口１１５ａを形成し、その内壁面に多結
晶Ｓｉからなる内壁膜１１６ａを形成し、これらの多結
晶Ｓｉ膜１１４および内壁膜１１６ａをマスクとして層
間絶縁膜１０６をエッチングすることにより、層間絶縁
膜１０６に微細なコンタクトホール１０７を形成するこ
とができ、チップサイズの縮小が可能になる。
【００２７】
【発明が解決しようとする課題】しかしながら、コンタ
クトホール１０７を形成する場合には、次のような問題
が生じる。すなわち、上述したように、多結晶Ｓｉ膜１
１４および内壁膜１１６ａをマスクとして、異方性のエ
ッチング法によるエッチングを行うと、エッチングガス
のプラズマ重合によりマスクの側壁やエッチングの面に
フロロカーボンポリマー１１８が堆積される（図１７Ａ
参照）。
【００２８】このフロロカーボンポリマー１１８の堆積
はエッチングの進行に伴って進行する。そのため、エッ
チングにより形成されるコンタクトホール１０７がテー
パ形状に形成され、図１９Ｂに示すようなコンタクト形
状になってしまう。このような加工形状では、ソース／
ドレイン領域１０５ｂとコンタクトプラグ１０８とのコ
ンタクト面積が小さくなるのみならず、層間絶縁膜１０
６の膜厚ばらつきによりコンタクトホール１０７がソー
ス／ドレイン領域１０５ｂにまで達せず、いわゆるエッ
チストップと呼ばれる現象が生じる場合がある。
【００２９】この場合、ソース／ドレイン領域１０５ｂ
と上層配線１０９とが導通しないため、デバイス不良が
発生して歩留まりが低下する。
【００３０】そこで、フロロカーボンポリマー１１８の
堆積を防止するために、エッチングガスにＯ2 ガスを添
加してエッチングを行う方法が考えられた。このＯ2 ガ
スをエッチングガスに添加する方法によれば、図２０Ａ
に示すように、フロロカーボンポリマー１１８が酸素ラ
ジカルにより除去されるので、エッチングの開始直後は
比較的良好な形状となる。
【００３１】しかしながら、このエッチングが進行する
と、最終的には、図２０Ｂに示すように、コンタクトホ
ール１０７の加工形状がボーイング形状になるという現
象が生じる。この現象は、エッチングガスの全流量に対
する酸素流量比が０．５％程度と微量であっても発生
し、やはりエッチングによる加工形状がボーイング形状
になってしまう。
【００３２】そして、図２１Ａに示すように、ＣＶＤ法
によりこのボーイング形状のコンタクトホール１０７を
埋め込むようにして、多結晶Ｓｉ膜１１４上の全面に多
結晶Ｓｉ膜１１９を形成すると、コンタクトホール１０
７内の多結晶Ｓｉに「す」と呼ばれる空洞部１２０が生
じる。
【００３３】その後、図２１Ｂに示すように、異方性の
エッチング法により、多結晶Ｓｉ膜１１９、１１４およ
び内壁膜１１６ａの全面エッチバックを行うと、コンタ
クトホール１０７の内部の空洞部（す）１２０を通じて
ソース／ドレイン領域１０５ｂまでがエッチングされて
しまう。
【００３４】さらに、図２２に示すように、層間絶縁膜
１０６上に上層配線１０９を形成すると、Ｓｉ基板１０
１とソース／ドレイン領域１０５ｂとがショートしてし
まう。これによって、トランジスタが動作できず、デバ
イス不良が発生するという問題が生じる。
【００３５】したがって、この発明の目的は、微細なコ
ンタクトホールや微細な接続孔などの開口を形成する際
に、その開口のテーパ形状化、ボーイング形状化を防止
することができ、エッチストップ、配線ショートあるい
はコンタクト抵抗の増加などの問題を引き起こすことな
く、安定で信頼性の高いコンタクトを有する半導体装置
の製造方法およびエッチング方法を提供することにあ
る。
【００３６】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、第１の導電層上に形成さ
れた絶縁膜のエッチングを行うようにした半導体装置の
製造方法において、絶縁膜をエッチングする第１のエッ
チングと、第１のエッチングの際に生じる堆積物を除去
する第２のエッチングとを順次繰り返し行うことによ
り、絶縁膜に第１の導電層に達する第１の開口を形成す
るようにしたことを特徴とするものである。
【００３７】この第１の発明において、自己整合コンタ
クト構造を有する半導体装置を製造するために、好適に
は、半導体基板上に第１の導電層を形成する工程と、第
１の導電層上に絶縁膜を形成する工程と、絶縁膜上にエ
ッチングマスクを形成する工程と、このエッチングマス
クを用いて第１のエッチングおよび第２のエッチングを
繰り返し行うことにより、絶縁膜にコンタクトホールを
形成する工程と、コンタクトホールの内部に第１の導電
層と接続するように第２の導電層を埋め込む工程と、絶
縁膜上に第２の導電層に接続するように第３の導電層を
形成する工程とを有する。また、この第１の発明におい
て、絶縁膜上に第４の導電層を形成する工程と、第４の
導電層に開口を形成する工程と、この開口の内壁に内壁
膜を形成する工程とを有し、第４の導電層および内壁膜
により、第１のエッチングにおけるエッチングマスクを
構成する。また、この第１の発明において、典型的に
は、第４の導電層および内壁膜は、多結晶シリコン、非
晶質シリコン、タングステン、アルミニウムおよびチタ
ンからなる群より選ばれた材料からなる。
【００３８】この第１の発明において、好適には、基板
上に第１の導電層を形成する工程と、第１の導電層上に
絶縁膜を形成する工程と、絶縁膜上にエッチングマスク
を形成する工程と、このエッチングマスクを用いて第１
のエッチングおよび第２のエッチングを繰り返し行うこ
とにより、絶縁膜に第１の開口を形成する工程と、第１
の開口の内部に第１の導電層と接続するように第２の導
電層を埋め込む工程と、絶縁膜上に第２の導電層に接続
するように第３の導電層を形成する工程とを有する。ま
た、この第１の発明において、絶縁膜上に第４の導電層
を形成する工程と、第４の導電層に第２の開口を形成す
る工程と、第２の開口の内壁に内壁膜を形成する工程と
を有し、第４の導電層および内壁膜によりエッチングマ
スクを構成する。そして、この第４の導電層および内壁
膜は、多結晶シリコン、非晶質シリコン、タングステ
ン、アルミニウムおよびチタンからなる群より選ばれた
材料からなる。
【００３９】この発明の第２の発明は、基板上に設けら
れた絶縁膜をエッチングする第１のエッチングと、第１
のエッチングにおいて絶縁膜に堆積する堆積物を除去す
る第２のエッチングとを順次繰り返し行うことにより、
絶縁膜に第１の開口を形成するようにしたことを特徴と
するエッチング方法である。
【００４０】この第２の発明において、典型的には、絶
縁膜上に導電層を形成する工程と、導電層に第２の開口
を形成する工程と、第２の開口の内壁に内壁膜を形成す
る工程とを有し、導電層と内壁膜とにより、第１のエッ
チングにおけるエッチングマスクを構成する。
【００４１】この発明において、典型的には、第１の開
口はコンタクトホール(contact hole)または接続孔(via
hole)である。
【００４２】この発明において、典型的には、絶縁膜に
第１の開口を形成する際に、第１のエッチングと第２の
エッチングとを２回以上順次繰り返し行うようにする。
【００４３】この発明において、典型的には、第１のエ
ッチングにより、絶縁膜を２００ｎｍ以上４００ｎｍ以
下エッチングした後、第２のエッチングを行うようにす
る。なお、この発明において、第１のエッチングにおい
ては、エッチレートなどの要因により変化するが、第１
のエッチングを３０秒以上６０秒以下行った後、第２の
エッチングを行うようにする。
【００４４】この発明において、典型的には、第１のエ
ッチングを、構成元素としてフッ素および／または炭素
を含むガスを用いて行うようにする。このガスとして
は、構成元素としてフッ素を含むガスと構成元素として
炭素を含むガスとの混合ガス、構成元素として炭素およ
びフッ素をともに含むガス、あるいはこれらのガスの混
合ガスが用いられる。また、この発明において、具体的
には、第１のエッチングを、ＣＨＦ3 ガスとおよびＣＯ
ガスの混合ガスを用いて行うようにする。
【００４５】上述のように構成されたこの発明による半
導体装置の製造方法およびエッチング方法によれば、絶
縁膜のエッチングを行う第１のエッチングの工程と、第
１のエッチングの際に堆積する堆積物を除去する第２の
エッチングの工程とを順次繰り返し行うことによって、
開口を形成するようにしていることにより、堆積物を除
去した状態で絶縁膜をエッチングすることができるの
で、この堆積物に起因する開口のテーパー形状化やボー
イング形状化を防止することができる。
【００４６】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。図１〜図７は、この
一実施形態による半導体装置の製造方法を示す。
【００４７】この発明の一実施形態による半導体装置の
製造方法においては、まず、図１Ａに示すように、例え
ばＬＯＣＯＳ法により形成された素子分離領域（図示せ
ず）を有するＳｉ基板１上に、例えば熱酸化法によりゲ
ート絶縁膜２を形成する。次に、ゲート絶縁膜２上に、
例えばＣＶＤ法により多結晶Ｓｉからなるゲート電極用
層３を形成する。
【００４８】次に、図１Ｂに示すように、リソグラフィ
工程により、ゲート電極用層３上にゲート電極形状を有
するレジストパターン４を形成する。次に、このレジス
トパターン４をマスクとして、例えば反応性イオンエッ
チング（ＲＩＥ）法などの異方性のエッチング法によ
り、ゲート電極用層３およびゲート絶縁膜２を順次エッ
チングする。これにより、ゲート電極５が形成される。
その後、レジストパターン４を除去する。
【００４９】次に、図１Ｃに示すように、ゲート電極５
をマスクとして、Ｓｉ基板１中に導電性不純物を低濃度
にイオン注入することにより、ゲート電極５に対して自
己整合的に低濃度のソース／ドレイン領域６ａを形成す
る。
【００５０】次に、図２Ａに示すように、例えばＴＥＯ
Ｓガスを用いたＣＶＤ法により、ゲート電極５およびゲ
ート絶縁膜２を覆うようにして全面にＳｉＯ2 膜７を形
成する。
【００５１】次に、図２Ｂに示すように、例えばＲＩＥ
法などの異方性のエッチング法により全面エッチバック
を行うことによって、ゲート絶縁膜２およびゲート電極
５の側壁面にサイドウォール８を形成する。
【００５２】次に、図２Ｃに示すように、ゲート電極５
およびサイドウォール８をマスクとしてＳｉ基板１中に
導電性不純物を高濃度にイオン注入することにより、高
濃度のソース／ドレイン領域６ｂを形成する。これらの
低濃度のソース／ドレイン領域６ａと高濃度のソース／
ドレイン領域とにより、ＬＤＤ構造のソース／ドレイン
領域６が形成される。
【００５３】次に、図３Ａに示すように、例えばＣＶＤ
法により、全面にＳｉＯ2 膜９および多結晶Ｓｉ膜１０
を順次形成する。ＳｉＯ2 膜９の膜厚は例えば１０００
ｎｍであり、多結晶Ｓｉ膜１０の膜厚は例えば３００ｎ
ｍである。次に、リソグラフィ工程によりコンタクトホ
ールの形成領域に開口を有するレジストパターン１１を
形成する。
【００５４】次に、図３Ｂに示すように、このレジスト
パターン１１をマスクとして、例えばＲＩＥ法などの異
方性のエッチング法により多結晶Ｓｉ膜１０をエッチン
グする。これにより、多結晶Ｓｉ膜１０の部分に開口１
０ａが形成される。この開口１０ａの開口径φ3 は、例
えば０．３２μｍである。その後、レジストパターン１
１を除去する。
【００５５】次に、図４Ａに示すように、例えばＣＶＤ
法により、多結晶Ｓｉ膜１０を覆うようにして全面に多
結晶Ｓｉ膜１２を形成する。この多結晶Ｓｉ膜１２の膜
厚は、例えば１５０ｎｍである。
【００５６】次に、図４Ｂに示すように、例えばＲＩＥ
法などのエッチング法により、全面エッチバックを行
う。これによって、多結晶Ｓｉ膜１０の開口１０ａの内
壁に多結晶Ｓｉ膜１２の一部が残されて、内壁膜１２ａ
が形成される。ここで、内壁膜１２ａにより構成される
開口１２ｂの開口径φ4 は例えば０．１μｍとなる。
【００５７】次に、図５Ａに示すように、多結晶Ｓｉ膜
１０および内壁膜１２ａをマスクとして、層間絶縁膜９
の１回目のエッチングを行う。これにより、コンタクト
ホール１３が形成される。この段階において、コンタク
トホール１３の深さが２００〜４００ｎｍ程度になるよ
うにエッチングされ、この一実施形態においてはコンタ
クトホール１３の深さは例えば４００ｎｍ程度である。
ここで、このエッチング条件の一例を挙げると、エッチ
ング装置としてマグネトロンエッチング装置を用い、エ
ッチングガスとしてＣＨＦ3 ガスとＣＯガスとの混合ガ
スを用い、それらの流量をそれぞれ３０ｓｃｃｍ、１７
０ｓｃｃｍとし、ＲＦパワーを１５００Ｗ、圧力を４Ｐ
ａとする。このとき、層間絶縁膜９のエッチングの際の
プラズマ重合により、露出面にフロロカーボンポリマー
１４が堆積する。
【００５８】次に、図５Ｂに示すように、上述のエッチ
ングにおけると同様のマグネトロンエッチング装置を用
いて、露出面に堆積したフロロカーボンポリマーを、ア
ッシングすることにより除去する。ここで、このアッシ
ング条件の一例を挙げると、プロセスガスとしてＯ2 ガ
スおよびＡｒガスの混合ガスを用い、それらの流量をそ
れぞれ１０ｓｃｃｍおよび５０ｓｃｃｍとし、ＲＦパワ
ーを５００Ｗ、圧力を５．３Ｐａ、アッシング時間を１
０秒とする。このように、フロロカーボンポリマー１４
のアッシングを前の工程におけると同じ装置を用いて行
うことにより、エッチングプロセスのスループットを改
善することができる。
【００５９】次に、図６Ａに示すように、多結晶Ｓｉ膜
１０および内壁膜１２ａをマスクとして、上述のエッチ
ング条件下における層間絶縁膜９のエッチングと、上述
のアッシング条件下におけるフロロカーボンポリマー１
４のアッシングとを、ゲート電極５に挟まれたソース／
ドレイン領域６の表面が露出するまで順次繰り返し行
う。これにより、層間絶縁膜９の部分にソース／ドレイ
ン領域６に達するコンタクトホール１３が形成される。
【００６０】次に、図６Ｂに示すように、例えばＣＶＤ
法により、コンタクトホール１３の内部に埋め込むよう
にして、全面に多結晶Ｓｉ膜１５を形成する。この多結
晶Ｓｉ膜１５の膜厚は例えば１５０ｎｍである。
【００６１】次に、図７Ａに示すように、例えばＲＩＥ
法などの異方性のエッチング法により、層間絶縁膜９の
表面が露出するまで全面エッチバックを行うことによ
り、多結晶Ｓｉ膜１５、多結晶Ｓｉ膜１０および内壁膜
１２ａを除去する。これによって、コンタクトホール１
３の内部に多結晶Ｓｉからなるコンタクトプラグ１６が
形成される。
【００６２】次に、図７Ｂに示すように、例えばＣＶＤ
法により、層間絶縁膜９上に例えば膜厚が２００ｎｍの
多結晶Ｓｉ膜を形成する。その後、リソグラフィ工程お
よびエッチング工程によりこの多結晶Ｓｉ膜をパターン
ニングすることにより、所定形状の上層配線１７を形成
する。
【００６３】その後、従来公知の方法により層間絶縁
膜、接続孔、接続孔プラグおよび配線を順次形成するこ
とにより、所望の半導体装置が製造される。
【００６４】図８は、上述の半導体装置の製造に適用し
た、この発明によるエッチング方法において、エッチン
グ条件を、 エッチングガス：ＣＨＦ3 ガス、３０ｓｃｃｍ ＣＯガス、 １７０ｓｃｃｍ ＲＦパワー ：１５００Ｗ 圧力 ：４Ｐａ とした時の、エッチング速度（Etch rate (nm/min)）の
コンタクトホール径（Ｃ／Ｈ（μｍ））依存性を、３分
間連続してエッチングを継続した場合（ｔ＝３ｍｉｎ）
と、１分間エッチングを行った後にアッシングを行う工
程を３回行った場合（ｔ＝１＊３ｍｉｎ）とについて測
定した結果を示す。また、図９は、テーパ角（Taper an
gle (degree)）のコンタクトホール径（Ｃ／Ｈ（μ
ｍ））依存性を、３分間連続してエッチングを継続した
場合（ｔ＝３ｍｉｎ）と、１分間エッチングを行った後
にアッシングを行う工程を３回行った場合（ｔ＝１＊３
ｍｉｎ）とについて測定した結果を示す。なお、アッシ
ング条件は、 とする。
【００６５】図８より、コンタクトホール径の増加とと
もに、エッチング速度は向上していることが分かる。さ
らに、従来技術におけるエッチングを３分間連続して行
った場合のエッチング速度に比して、この発明における
１分間エッチングを行った後にアッシングを行う工程を
順次３回繰り返した場合のエッチング速度は、コンタク
トホール径が０．２８μｍのときには同程度であるが、
コンタクトホール径が小さくなるほど、それらの差が顕
著になり、この発明におけるエッチングのエッチング速
度の方が著しく大きくなることが分かる。なお、従来技
術によるエッチングにおいては、開口径が０．１６μｍ
以下のコンタクトホールでは途中でエッチングが進行し
なくなり、いわゆるエッチストップが生じていた。
【００６６】また、図９より、コンタクトホール径の増
加とともに、テーパ角は小さくなる（垂直形状からずれ
る）ことが分かる。さらに、従来技術によるエッチング
方法によりエッチングした場合のテーパ角に比して、こ
の発明によるエッチング方法によりエッチングした場合
のテーパ角は、コンタクトホール径が０．２８μｍのと
きにはともに約８６．６°と同程度であるが、コンタク
トホール径が小さくなるほど、それらの差が大きくな
り、この発明によるエッチング方法を用いてコンタクト
ホールを形成した場合の加工形状は、より垂直形状に近
くなることが分かる。具体的には、コンタクトホール径
が０．１μｍの場合、従来技術によるエッチング方法に
よって形成したコンタクトホールのテーパ角が８７°程
度であるのに対し、この発明によるエッチング方法によ
り形成したコンタクトホールのテーパ角は８９°であ
り、ほぼ垂直形状が得られることがわかる。
【００６７】また、図１０Ａは、従来技術によるエッチ
ング方法を用いて絶縁膜に開口を形成した場合の加工形
状を示す走査型電子顕微鏡（ＳＥＭ）写真であり、図１
０Ｂは、この発明によるエッチング方法を用いてエッチ
ング工程とアッシング工程とを３回繰り返して絶縁膜に
開口を形成した場合の加工形状を示すＳＥＭ写真であ
る。また、図１１は、この発明によるエッチング方法を
用い、エッチング工程とアッシング工程とを４回繰り返
して絶縁膜をエッチングした場合の加工形状を示すＳＥ
Ｍ写真である。
【００６８】図１０Ａに示す従来技術のエッチング方法
によるエッチングの加工形状に比して、図１０Ｂに示す
この発明のエッチング方法によるエッチングの加工形状
は、その形状がより垂直形状となり、加工形状が著しく
改善されていることが分かる。また、図１１に示すよう
に、この発明によるエッチング方法によって、エッチン
グ工程とアッシング工程とを４回繰り返した場合、図１
０Ｂにおけるよりエッチングがさらに進行していること
が分かり、エッチストップが生じていないことが分か
る。
【００６９】以上説明したように、この発明の一実施形
態によれば、層間絶縁膜９のエッチングと、このエッチ
ングの際に生じるフロロカーボンポリマー１４のアッシ
ングとを、ソース／ドレイン領域６の表面が露出するま
で順次繰り返し行っていることにより、エッチングの途
中でエッチストップが生じることなく、コンタクトホー
ル１３を形成することができ、さらに、このコンタクト
ホール１３がテーパ形状にならず、その加工形状をほぼ
垂直形状とすることができる。そのため、コンタクトホ
ール１３の底面積が縮小化されるのを防止することがで
き、ソース／ドレイン領域６との十分なコンタクト面積
を確保することができるので、コンタクト抵抗の抑制を
図ることができる。また、コンタクトホール１３をほぼ
垂直形状に形成することができ、ボーイング形状になる
のを防止することができるので、コンタクトホール１３
内に導電材料を埋め込んだ後に、その内部に生じる
「す」の発生を防止することができ、これによって、拡
散層と基板との短絡（ショート）を防止することができ
る。したがって、エッチストップ、配線ショートおよび
コンタクト抵抗の増加などの問題を引き起こすことな
く、安定で信頼性の高い自己整合コンタクトを有する半
導体装置を製造することができる。
【００７０】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。例えば、この発明はダイナミッ
クＲＡＭ（ＤＲＡＭ）あるいはスタティックＲＡＭ（Ｓ
ＲＡＭ）などのＭＯＳトランジスタを有する半導体装置
や、バイポーラ系の半導体装置、あるいはＡ／Ｄコンバ
ータなど、自己整合的に形成されるコンタクトホールを
有する半導体装置であれば、いかなる装置にも適用する
ことができる。
【００７１】また、例えば上述の一実施形態において挙
げた数値、材料、エッチング条件はあくまでも例に過ぎ
ず、必要に応じてこれと異なる数値、材料、エッチング
条件を用いてもよい。
【００７２】また、例えば上述の一実施形態において、
上層配線１５としてＡｌ膜を用いているが、上層配線１
５として、配線に用いられる全ての導電材料を用いるこ
とが可能であり、例えば、不純物がドープされた多結晶
Ｓｉ膜や非晶質Ｓｉ膜、あるいはまた、例えば上述の一
実施形態において、フロロカーボンポリマー１４のアッ
シングを、通常のフォトレジストを除去するためのプラ
ズマアッシング装置を用いて行うことも可能である。
【００７３】また、例えば上述の一実施形態において、
ゲート電極５は単層構造を有しているが、ポリサイド構
造などの２層構造、あるいは３層以上の構造としてもよ
い。また、上層配線１５においても同様の積層構造とし
てもよい。
【００７４】
【発明の効果】以上説明したように、この発明の第１の
発明による半導体装置の製造方法によれば、エッチスト
ップ、配線ショート、あるいはコンタクト抵抗の増加な
どの問題を引き起こすことなく、安定で信頼性の高いコ
ンタクトを有する半導体装置を製造することができる。
【００７５】この発明の第２の発明によるエッチング方
法によれば、エッチストップを生じることなく、接続孔
やコンタクトホールなどの開口をほぼ垂直形状なるよう
に形成することができ、開口のボーイング形状化やテー
パ形状化を防止することができるので、エッチングにお
ける開口の加工形状の大幅な改善を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図２】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図３】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図４】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図５】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図６】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図７】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
【図８】この発明の一実施形態によるエッチング特性と
従来技術によるエッチング特性とを示すグラフである。
【図９】この発明の一実施形態によるエッチング特性と
従来技術によるエッチング特性とを示すグラフである。
【図１０】従来技術およびこの発明によるエッチング方
法を用いて、絶縁膜をエッチングした場合のＳＥＭ写真
を示す図面代用写真である。
【図１１】この発明によるエッチング方法を用いて、絶
縁膜をエッチングした場合のＳＥＭ写真を示す図面代用
写真である。
【図１２】従来技術の製造方法により製造された半導体
装置を示す断面図である。
【図１３】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図１４】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図１５】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図１６】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図１７】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図１８】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図１９】従来技術による半導体装置の製造方法を説明
するための断面図である。
【図２０】従来技術による半導体装置の製造方法の問題
点を説明するための断面図である。
【図２１】従来技術による半導体装置の製造方法の問題
点を説明するための断面図である。
【図２２】従来技術による半導体装置の製造方法の問題
点を説明するための断面図である。
【符号の説明】
１・・・Ｓｉ基板、５・・・ゲート電極、８・・・サイ
ドウォール、９・・・層間絶縁膜、１０、１２、１５・
・・多結晶Ｓｉ膜、１０ａ・・・開口、１２ａ・・・内
壁膜、１３・・・コンタクトホール、１４・・・フロロ
カーボンポリマー、１６・・・コンタクトプラグ
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC01 DD04 DD08 DD16 DD43 GG06 GG08 GG14 GG15 GG16 HH13 5F004 AA03 AA09 BA13 BD01 CA02 CA03 DA16 DA26 DB02 DB03 EA04 EA14 EA28 EB03 5F033 HH04 JJ04 KK01 NN40 PP09 QQ09 QQ10 QQ13 QQ15 QQ16 QQ21 QQ27 QQ37 RR04 SS11 TT08 VV16 WW02 XX00 XX02 5F040 DA15 EC07 EF02 EH03 EH08 FB04 FC21

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電層上に形成された絶縁膜のエ
    ッチングを行うようにした半導体装置の製造方法におい
    て、 上記絶縁膜をエッチングする第１のエッチングと、上記
    第１のエッチングの際に生じる堆積物を除去する第２の
    エッチングとを順次繰り返し行うことにより、上記絶縁
    膜に上記第１の導電層に達する第１の開口を形成するよ
    うにしたことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 上記絶縁膜が酸化シリコン膜であること
    を特徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 上記絶縁膜に上記第１の開口を形成する
    際に、上記第１のエッチングと上記第２のエッチングと
    を２回以上順次繰り返すようにしたことを特徴とする請
    求項１記載の半導体装置の製造方法。
  4. 【請求項４】 上記第１のエッチングにより、上記絶縁
    膜を２００ｎｍ以上４００ｎｍ以下エッチングした後、
    上記第２のエッチングを行うようにしたことを特徴とす
    る請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板上に上記第１の導電層を形成
    する工程と、上記第１の導電層上に上記絶縁膜を形成す
    る工程と、上記絶縁膜上にエッチングマスクを形成する
    工程と、上記エッチングマスクを用いて上記第１のエッ
    チングおよび上記第２のエッチングを繰り返し行い、上
    記絶縁膜に上記第１の開口を形成する工程と、上記第１
    の開口の内部に上記第１の導電層に接続する第２の導電
    層を埋め込む工程と、上記絶縁膜上に上記第２の導電層
    に接続するように第３の導電層を形成する工程とを有す
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  6. 【請求項６】 上記絶縁膜上に第４の導電層を形成する
    工程と、上記第４の導電層に第２の開口を形成する工程
    と、上記第２の開口の内壁に内壁膜を形成する工程とを
    有し、上記第４の導電層および上記内壁膜により上記エ
    ッチングマスクを構成するようにしたことを特徴とする
    請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 上記第４の導電層が多結晶シリコン、非
    晶質シリコン、タングステン、アルミニウムおよびチタ
    ンからなる群より選ばれた材料からなることを特徴とす
    る請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 上記内壁膜が多結晶シリコン、非晶質シ
    リコン、タングステン、アルミニウムおよびチタンから
    なる群より選ばれた材料からなることを特徴とする請求
    項６記載の半導体装置の製造方法。
  9. 【請求項９】 上記第１のエッチングを、ＣＨＦ3 ガス
    およびＣＯガスの混合ガスを用いて行うようにしたこと
    を特徴とする請求項１記載の半導体装置の製造方法。
  10. 【請求項１０】 上記第１のエッチングを、構成元素と
    してフッ素および／または炭素を含むガスを用いて行う
    ようにしたことを特徴とする請求項１記載の半導体装置
    の製造方法。
  11. 【請求項１１】 基板上に設けられた絶縁膜をエッチン
    グする第１のエッチングと、上記第１のエッチングにお
    いて上記絶縁膜に堆積する堆積物を除去する第２のエッ
    チングとを順次繰り返し行うことにより、上記絶縁膜に
    第１の開口を形成するようにしたことを特徴とするエッ
    チング方法。
  12. 【請求項１２】 上記絶縁膜が酸化シリコン膜であるこ
    とを特徴とする請求項１１記載のエッチング方法。
  13. 【請求項１３】 上記絶縁膜に上記第１の開口を形成す
    る際に、上記第１のエッチングを２回以上行うようにし
    たことを特徴とする請求項１１記載のエッチング方法。
  14. 【請求項１４】 上記第１のエッチングにより、上記絶
    縁膜を２００ｎｍ以上４００ｎｍ以下エッチングした
    後、上記第２のエッチングを行うようにしたことを特徴
    とする請求項１１記載のエッチング方法。
  15. 【請求項１５】 上記絶縁膜上に導電層を形成する工程
    と、上記導電層に第２の開口を形成する工程と、上記第
    ２の開口の内壁に内壁膜を形成する工程とを有し、上記
    導電層と上記内壁膜とにより、上記第１のエッチングに
    おけるエッチングマスクを構成するようにしたことを特
    徴とする請求項１１記載のエッチング方法。
  16. 【請求項１６】 上記導電層が多結晶シリコン、非晶質
    シリコン、タングステン、アルミニウムおよびチタンか
    らなる群より選ばれた材料からなることを特徴とする請
    求項１５記載のエッチング方法。
  17. 【請求項１７】 上記内壁膜が多結晶シリコン、非晶質
    シリコン、タングステン、アルミニウムおよびチタンか
    らなる群より選ばれた材料からなることを特徴とする請
    求項１５記載のエッチング方法。
  18. 【請求項１８】 上記第１のエッチングを、ＣＨＦ3 ガ
    スとＣＯガスとの混合ガスを用いて行うようにしたこと
    を特徴とする請求項１１記載のエッチング方法。
  19. 【請求項１９】 上記第１のエッチングを、構成元素と
    してフッ素および／または炭素を含むガスを用いて行う
    ようにしたことを特徴とする請求項１１記載のエッチン
    グ方法。
JP24733999A 1999-09-01 1999-09-01 半導体装置の製造方法およびエッチング方法 Pending JP2001077087A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24733999A JP2001077087A (ja) 1999-09-01 1999-09-01 半導体装置の製造方法およびエッチング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24733999A JP2001077087A (ja) 1999-09-01 1999-09-01 半導体装置の製造方法およびエッチング方法

Publications (1)

Publication Number Publication Date
JP2001077087A true JP2001077087A (ja) 2001-03-23

Family

ID=17161946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24733999A Pending JP2001077087A (ja) 1999-09-01 1999-09-01 半導体装置の製造方法およびエッチング方法

Country Status (1)

Country Link
JP (1) JP2001077087A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485159B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 반도체 소자의 접속홀 형성 방법
JP2014060210A (ja) * 2012-09-14 2014-04-03 Fujifilm Corp ドライエッチング方法および圧電デバイスの製造方法
CN110190027A (zh) * 2019-07-02 2019-08-30 武汉新芯集成电路制造有限公司 半导体器件的制作方法
US11508732B2 (en) 2020-01-02 2022-11-22 Samsung Electronics Co., Ltd. Semiconductor devices having air spacer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485159B1 (ko) * 2003-01-30 2005-04-22 동부아남반도체 주식회사 반도체 소자의 접속홀 형성 방법
JP2014060210A (ja) * 2012-09-14 2014-04-03 Fujifilm Corp ドライエッチング方法および圧電デバイスの製造方法
CN110190027A (zh) * 2019-07-02 2019-08-30 武汉新芯集成电路制造有限公司 半导体器件的制作方法
US11508732B2 (en) 2020-01-02 2022-11-22 Samsung Electronics Co., Ltd. Semiconductor devices having air spacer

Similar Documents

Publication Publication Date Title
US6306772B1 (en) Deep trench bottle-shaped etching using Cl2 gas
JP5122106B2 (ja) 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
US6548385B1 (en) Method for reducing pitch between conductive features, and structure formed using the method
EP0349070A2 (en) A method of manufacturing a semiconductor device
TWI384529B (zh) 用於ａｒｃ材料之ｃｄ縮小之蝕刻製程
JP2004031944A (ja) 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法
US7402524B2 (en) Post high voltage gate oxide pattern high-vacuum outgas surface treatment
JPH09205145A (ja) 集積回路及びその製造方法
US7371692B2 (en) Method for manufacturing a semiconductor device having a W/WN/polysilicon layered film
KR100512904B1 (ko) 반도체소자의 제조방법
US6417083B1 (en) Methods for manufacturing semiconductor devices
US8125069B2 (en) Semiconductor device and etching apparatus
US6797596B2 (en) Sacrificial deposition layer as screening material for implants into a wafer during the manufacture of a semiconductor device
US6537906B1 (en) Methods for fabricating semiconductor devices
US7339240B2 (en) Dual-gate integrated circuit semiconductor device
JP2001077087A (ja) 半導体装置の製造方法およびエッチング方法
US20090102025A1 (en) Semiconductor device and method for manufacturing the same, dry-etching process, method for making electrical connections, and etching apparatus
US20060003571A1 (en) Method for forming contact hole in semiconductor device
US8076235B2 (en) Semiconductor device and fabrication method thereof
US7498226B2 (en) Method for fabricating semiconductor device with step gated asymmetric recess
US7125775B1 (en) Method for forming hybrid device gates
KR0139072B1 (ko) 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법
JP3708157B2 (ja) 半導体装置の製造方法
KR20050068363A (ko) 하드 마스크를 이용한 미세 패턴 형성 방법
KR100649025B1 (ko) 플래시 메모리 소자의 제조방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20041222

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050111

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080617

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081104