JPH05335578A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05335578A JPH05335578A JP16667292A JP16667292A JPH05335578A JP H05335578 A JPH05335578 A JP H05335578A JP 16667292 A JP16667292 A JP 16667292A JP 16667292 A JP16667292 A JP 16667292A JP H05335578 A JPH05335578 A JP H05335578A
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- film
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜の所定の部分の膜厚を制御性良
くかつ容易に薄くし、またコンタクトホールの形成を所
期の通りかつ容易に行う。 【構成】 半導体薄膜２の上面全体に酸化シリコンから
なる下層ゲート絶縁膜３、窒化シリコンからなる上層ゲ
ート絶縁膜４およびゲート電極形成用薄膜５をこの順で
堆積する。そして、フォトレジストパターン６をマスク
としてドライエッチングによりゲート電極形成用薄膜５
を除去し、次いで下層ゲート絶縁膜３をエッチングスト
ッパとして、上層ゲート絶縁膜４のみを除去する。窒化
シリコンからなる比較的厚いパッシベーション膜にドラ
イエッチングによりコンタクトホールを形成する場合
も、下層ゲート絶縁膜３をエッチングストッパとして、
パッシベーション膜のみを除去する。比較的薄い下層ゲ
ート絶縁膜３にコンタクトホールを形成する場合には、
ウエットエッチングにより行なう。
くかつ容易に薄くし、またコンタクトホールの形成を所
期の通りかつ容易に行う。 【構成】 半導体薄膜２の上面全体に酸化シリコンから
なる下層ゲート絶縁膜３、窒化シリコンからなる上層ゲ
ート絶縁膜４およびゲート電極形成用薄膜５をこの順で
堆積する。そして、フォトレジストパターン６をマスク
としてドライエッチングによりゲート電極形成用薄膜５
を除去し、次いで下層ゲート絶縁膜３をエッチングスト
ッパとして、上層ゲート絶縁膜４のみを除去する。窒化
シリコンからなる比較的厚いパッシベーション膜にドラ
イエッチングによりコンタクトホールを形成する場合
も、下層ゲート絶縁膜３をエッチングストッパとして、
パッシベーション膜のみを除去する。比較的薄い下層ゲ
ート絶縁膜３にコンタクトホールを形成する場合には、
ウエットエッチングにより行なう。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】セルフアライメント型の薄膜トランジス
タを製造する場合、ポリシリコン等からなる半導体薄膜
上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート
電極を形成し、該ゲート電極をマスクとしてイオン注入
装置により半導体薄膜に不純物を注入し、これによりゲ
ート電極に対応する部分における半導体薄膜の中央部を
チャネル領域とし、その両側を不純物注入領域からなる
ソース・ドレイン領域とし、次いで全上面にパッシベー
ション膜を形成し、該パッシベーション膜にコンタクト
ホールを形成し、該コンタクトホールにソース・ドレイ
ン電極を形成している。
タを製造する場合、ポリシリコン等からなる半導体薄膜
上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート
電極を形成し、該ゲート電極をマスクとしてイオン注入
装置により半導体薄膜に不純物を注入し、これによりゲ
ート電極に対応する部分における半導体薄膜の中央部を
チャネル領域とし、その両側を不純物注入領域からなる
ソース・ドレイン領域とし、次いで全上面にパッシベー
ション膜を形成し、該パッシベーション膜にコンタクト
ホールを形成し、該コンタクトホールにソース・ドレイ
ン電極を形成している。
【０００３】
【発明が解決しようとする課題】ところで、従来のこの
ような薄膜トランジスタの製造方法では、半導体薄膜上
に形成されたゲート絶縁膜を介して不純物を注入してい
るので、不純物注入の加速エネルギが高くなってしま
う。不純物を低加速エネルギで注入するには、半導体薄
膜のうちソース・ドレイン領域を形成すべき部分に対応
する部分のゲート絶縁膜の膜厚を薄くすることが考えら
れる。しかしながら、この場合、ゲート絶縁膜の膜厚を
エッチングにより薄くするとすると、エッチング量の制
御が極めて困難であるという問題がある。また、コンタ
クトホールをエッチングにより形成する場合、ウエット
エッチングでは、エッチレートが遅くなるばかりでな
く、サイドエッチによるホール径の広がりが生じるとい
う問題があり、一方、ドライエッチングでは、半導体薄
膜の表面にダメージを与えてしまうという問題がある。
この発明の目的は、半導体薄膜のうちソース・ドレイン
領域を形成すべき部分に対応する部分のゲート絶縁膜の
膜厚を制御性良くかつ容易に薄くすることができ、また
コンタクトホールの形成を所期の通りかつ容易に行うこ
とのできる薄膜トランジスタの製造方法を提供すること
にある。
ような薄膜トランジスタの製造方法では、半導体薄膜上
に形成されたゲート絶縁膜を介して不純物を注入してい
るので、不純物注入の加速エネルギが高くなってしま
う。不純物を低加速エネルギで注入するには、半導体薄
膜のうちソース・ドレイン領域を形成すべき部分に対応
する部分のゲート絶縁膜の膜厚を薄くすることが考えら
れる。しかしながら、この場合、ゲート絶縁膜の膜厚を
エッチングにより薄くするとすると、エッチング量の制
御が極めて困難であるという問題がある。また、コンタ
クトホールをエッチングにより形成する場合、ウエット
エッチングでは、エッチレートが遅くなるばかりでな
く、サイドエッチによるホール径の広がりが生じるとい
う問題があり、一方、ドライエッチングでは、半導体薄
膜の表面にダメージを与えてしまうという問題がある。
この発明の目的は、半導体薄膜のうちソース・ドレイン
領域を形成すべき部分に対応する部分のゲート絶縁膜の
膜厚を制御性良くかつ容易に薄くすることができ、また
コンタクトホールの形成を所期の通りかつ容易に行うこ
とのできる薄膜トランジスタの製造方法を提供すること
にある。
【０００４】
【課題を解決するための手段】この発明は、半導体薄膜
上に酸化シリコンからなる下層ゲート絶縁膜を形成し、
該下層ゲート絶縁膜上に酸化シリコンとは異なる材料か
らなる上層ゲート絶縁膜を形成し、この後前記半導体薄
膜のうちソース・ドレイン領域を形成すべき部分に対応
する部分の前記上層ゲート絶縁膜を前記下層ゲート絶縁
膜をエッチングストッパとしてドライエッチングにより
除去し、この後全上面にパッシベーション膜を形成し、
該パッシベーション膜に前記下層ゲート絶縁膜をエッチ
ングストッパとしてドライエッチングにより上部コンタ
クトホールを形成し、次いで前記下層ゲート絶縁膜にウ
エットエッチングにより下部コンタクトホールを形成す
るようにしたものである。
上に酸化シリコンからなる下層ゲート絶縁膜を形成し、
該下層ゲート絶縁膜上に酸化シリコンとは異なる材料か
らなる上層ゲート絶縁膜を形成し、この後前記半導体薄
膜のうちソース・ドレイン領域を形成すべき部分に対応
する部分の前記上層ゲート絶縁膜を前記下層ゲート絶縁
膜をエッチングストッパとしてドライエッチングにより
除去し、この後全上面にパッシベーション膜を形成し、
該パッシベーション膜に前記下層ゲート絶縁膜をエッチ
ングストッパとしてドライエッチングにより上部コンタ
クトホールを形成し、次いで前記下層ゲート絶縁膜にウ
エットエッチングにより下部コンタクトホールを形成す
るようにしたものである。
【０００５】
【作用】この発明によれば、半導体薄膜のうちソース・
ドレイン領域を形成すべき部分に対応する部分のゲート
絶縁膜の膜厚を薄くする際、半導体薄膜のうちソース・
ドレイン領域を形成すべき部分に対応する部分の上層ゲ
ート絶縁膜のみを下層ゲート絶縁膜をエッチングストッ
パとしてドライエッチングにより除去し、下層ゲート絶
縁膜をそのまま残すことができ、したがって半導体薄膜
のうちソース・ドレイン領域を形成すべき部分に対応す
る部分のゲート絶縁膜の膜厚を制御性良くかつ容易に薄
くすることができる。また、コンタクトホールを形成す
る際、まず比較的厚いパッシベーション膜に下層ゲート
絶縁膜をエッチングストッパとしてドライエッチングに
より上部コンタクトホールを形成し、次いで比較的薄い
下層ゲート絶縁膜にウエットエッチングにより下部コン
タクトホールを形成しているので、コンタクトホールの
形成を所期の通りかつ容易に行うことができる。
ドレイン領域を形成すべき部分に対応する部分のゲート
絶縁膜の膜厚を薄くする際、半導体薄膜のうちソース・
ドレイン領域を形成すべき部分に対応する部分の上層ゲ
ート絶縁膜のみを下層ゲート絶縁膜をエッチングストッ
パとしてドライエッチングにより除去し、下層ゲート絶
縁膜をそのまま残すことができ、したがって半導体薄膜
のうちソース・ドレイン領域を形成すべき部分に対応す
る部分のゲート絶縁膜の膜厚を制御性良くかつ容易に薄
くすることができる。また、コンタクトホールを形成す
る際、まず比較的厚いパッシベーション膜に下層ゲート
絶縁膜をエッチングストッパとしてドライエッチングに
より上部コンタクトホールを形成し、次いで比較的薄い
下層ゲート絶縁膜にウエットエッチングにより下部コン
タクトホールを形成しているので、コンタクトホールの
形成を所期の通りかつ容易に行うことができる。
【０００６】
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おけるセルフアライメント型の薄膜トランジスタの各製
造工程を示したものである。そこで、これらの図を順に
参照しながら、セルフアライメント型の薄膜トランジス
タの製造方法について説明する。
おけるセルフアライメント型の薄膜トランジスタの各製
造工程を示したものである。そこで、これらの図を順に
参照しながら、セルフアライメント型の薄膜トランジス
タの製造方法について説明する。
【０００７】まず、図１に示すように、ガラス等からな
る絶縁基板１の上面にポリシリコン等からなる半導体薄
膜２をパターン形成する。この場合、一例として、まず
絶縁基板１の上面全体にプラズマＣＶＤによりアモルフ
ァスシリコン薄膜を５００Å程度の厚さに堆積し、次い
でエキシマレーザを照射することにより、アモルファス
シリコン薄膜を結晶化してポリシリコン薄膜とし、次い
でフォトリソグラフィ技術により不要な部分のポリシリ
コン薄膜をエッチングして除去することにより、薄膜ト
ランジスタ形成領域のみに半導体薄膜２をパターン形成
する。次に、全上面にスパッタ装置により酸化シリコン
からなる下層ゲート絶縁膜３を２００Å程度以下の厚さ
に堆積する。次に、下層ゲート絶縁膜３の上面全体にプ
ラズマＣＶＤにより窒化シリコンからなる上層ゲート絶
縁膜４を１０００〜２０００Å程度の厚さに堆積する。
次に、上層ゲート絶縁膜４の上面全体にスパッタ装置に
よりクロム等からなるゲート電極形成用薄膜５を５００
０Å程度の厚さに堆積する。次に、半導体薄膜２の中央
部（チャネル領域）に対応する部分のゲート電極形成用
薄膜５の上面にフォトリソグラフィ技術によりフォトレ
ジストパターン６を形成する。
る絶縁基板１の上面にポリシリコン等からなる半導体薄
膜２をパターン形成する。この場合、一例として、まず
絶縁基板１の上面全体にプラズマＣＶＤによりアモルフ
ァスシリコン薄膜を５００Å程度の厚さに堆積し、次い
でエキシマレーザを照射することにより、アモルファス
シリコン薄膜を結晶化してポリシリコン薄膜とし、次い
でフォトリソグラフィ技術により不要な部分のポリシリ
コン薄膜をエッチングして除去することにより、薄膜ト
ランジスタ形成領域のみに半導体薄膜２をパターン形成
する。次に、全上面にスパッタ装置により酸化シリコン
からなる下層ゲート絶縁膜３を２００Å程度以下の厚さ
に堆積する。次に、下層ゲート絶縁膜３の上面全体にプ
ラズマＣＶＤにより窒化シリコンからなる上層ゲート絶
縁膜４を１０００〜２０００Å程度の厚さに堆積する。
次に、上層ゲート絶縁膜４の上面全体にスパッタ装置に
よりクロム等からなるゲート電極形成用薄膜５を５００
０Å程度の厚さに堆積する。次に、半導体薄膜２の中央
部（チャネル領域）に対応する部分のゲート電極形成用
薄膜５の上面にフォトリソグラフィ技術によりフォトレ
ジストパターン６を形成する。
【０００８】次に、図２に示すように、フォトレジスト
パターン６をマスクとしてドライエッチングによりゲー
ト電極形成用薄膜５を除去し、次いで同フォトレジスト
パターン６をマスクとしてドライエッチングにより上層
ゲート絶縁膜４を除去する。上層ゲート絶縁膜４を除去
する場合、例えば平行平板式プラズマエッチング装置を
用い、圧力０．８Ｔｏｒｒ、ＲＦ電力密度０．３７Ｗ／
ｃｍ2、電極間隔５５ｍｍの条件下でＣＦ4と５％のＯ2
との混合ガスでエッチングを行う。すると、ポリシリコ
ンからなる半導体薄膜２に対する選択比は２程度しか得
られないが、酸化シリコンからなる下層ゲート絶縁膜３
に対しては３０以上の高い選択比が得られるので、下層
ゲート絶縁膜３をエッチングストッパとして、半導体薄
膜２にダメージを与えることなく、上層ゲート絶縁膜４
のみを容易にエッチングして除去することができる。そ
して、この状態では、半導体薄膜２を含む絶縁基板１の
全上面に下層ゲート絶縁膜３がそのまま残存し、半導体
薄膜２の中央部（チャネル領域）に対応する部分の下層
ゲート絶縁膜３の上面にのみ上層ゲート絶縁膜４が残存
し、この残存した上層ゲート絶縁膜４の上面にのみゲー
ト電極形成用薄膜５が残存し、この残存しているゲート
電極形成用薄膜５によってゲート電極５ａが形成されて
いる。
パターン６をマスクとしてドライエッチングによりゲー
ト電極形成用薄膜５を除去し、次いで同フォトレジスト
パターン６をマスクとしてドライエッチングにより上層
ゲート絶縁膜４を除去する。上層ゲート絶縁膜４を除去
する場合、例えば平行平板式プラズマエッチング装置を
用い、圧力０．８Ｔｏｒｒ、ＲＦ電力密度０．３７Ｗ／
ｃｍ2、電極間隔５５ｍｍの条件下でＣＦ4と５％のＯ2
との混合ガスでエッチングを行う。すると、ポリシリコ
ンからなる半導体薄膜２に対する選択比は２程度しか得
られないが、酸化シリコンからなる下層ゲート絶縁膜３
に対しては３０以上の高い選択比が得られるので、下層
ゲート絶縁膜３をエッチングストッパとして、半導体薄
膜２にダメージを与えることなく、上層ゲート絶縁膜４
のみを容易にエッチングして除去することができる。そ
して、この状態では、半導体薄膜２を含む絶縁基板１の
全上面に下層ゲート絶縁膜３がそのまま残存し、半導体
薄膜２の中央部（チャネル領域）に対応する部分の下層
ゲート絶縁膜３の上面にのみ上層ゲート絶縁膜４が残存
し、この残存した上層ゲート絶縁膜４の上面にのみゲー
ト電極形成用薄膜５が残存し、この残存しているゲート
電極形成用薄膜５によってゲート電極５ａが形成されて
いる。
【０００９】次に、フォトレジストパターン６をマスク
としてイオン注入装置により半導体薄膜２に不純物を注
入し、半導体薄膜２のチャネル領域２ａの両側にソース
・ドレイン領域２ｂを形成する。この場合、半導体薄膜
２のチャネル領域２ａの両側のソース・ドレイン領域２
ｂとなる部分の上面には膜厚２００Å程度以下の酸化シ
リコンからなる下層ゲート絶縁膜３のみが形成されてい
るので、不純物としてリンイオンを注入するとすると、
３０ｋｅＶ程度の低加速エネルギで注入することがで
き、したがってイオン注入装置のコストを低減すること
ができ、また半導体薄膜２に与えるダメージを小さくす
ることができる。次に、エキシマレーザを照射し、注入
した不純物を活性化する。この後、フォトレジストパタ
ーン６を除去する。なお、不純物を注入する前にフォト
レジストパターン６を除去し、ゲート電極５ａをマスク
として不純物を注入するようにしてもよい。
としてイオン注入装置により半導体薄膜２に不純物を注
入し、半導体薄膜２のチャネル領域２ａの両側にソース
・ドレイン領域２ｂを形成する。この場合、半導体薄膜
２のチャネル領域２ａの両側のソース・ドレイン領域２
ｂとなる部分の上面には膜厚２００Å程度以下の酸化シ
リコンからなる下層ゲート絶縁膜３のみが形成されてい
るので、不純物としてリンイオンを注入するとすると、
３０ｋｅＶ程度の低加速エネルギで注入することがで
き、したがってイオン注入装置のコストを低減すること
ができ、また半導体薄膜２に与えるダメージを小さくす
ることができる。次に、エキシマレーザを照射し、注入
した不純物を活性化する。この後、フォトレジストパタ
ーン６を除去する。なお、不純物を注入する前にフォト
レジストパターン６を除去し、ゲート電極５ａをマスク
として不純物を注入するようにしてもよい。
【００１０】次に、図３に示すように、全上面にプラズ
マＣＶＤ法により窒化シリコンからなるパッシベーショ
ン膜７を３０００Å程度の厚さに堆積する。この場合、
半導体薄膜２の表面を覆っている下層ゲート絶縁膜３の
上面にパッシベーション膜７を形成することになるの
で、下層ゲート絶縁膜３および上層ゲート絶縁膜４から
なるゲート絶縁膜の絶縁耐圧が低下しないようにするこ
とができる。次に、半導体薄膜２のソース・ドレイン領
域２ｂに対応する部分を除くパッシベーション膜７の上
面にフォトリソグラフィ技術によりフォトレジストパタ
ーン８を形成する。
マＣＶＤ法により窒化シリコンからなるパッシベーショ
ン膜７を３０００Å程度の厚さに堆積する。この場合、
半導体薄膜２の表面を覆っている下層ゲート絶縁膜３の
上面にパッシベーション膜７を形成することになるの
で、下層ゲート絶縁膜３および上層ゲート絶縁膜４から
なるゲート絶縁膜の絶縁耐圧が低下しないようにするこ
とができる。次に、半導体薄膜２のソース・ドレイン領
域２ｂに対応する部分を除くパッシベーション膜７の上
面にフォトリソグラフィ技術によりフォトレジストパタ
ーン８を形成する。
【００１１】次に、図４に示すように、フォトレジスト
パターン８をマスクとしてドライエッチングによりパッ
シベーション膜７を除去して上部コンタクトホール９を
形成する。この場合、図２に示す製造工程において上層
ゲート絶縁膜４をプラズマエッチングした場合と同様の
条件でプラズマエッチングを行うと、ポリシリコンから
なる半導体薄膜２に対する選択比は２程度しか得られな
いが、酸化シリコンからなる下層ゲート絶縁膜３に対し
ては３０以上の高い選択比が得られるので、下層ゲート
絶縁膜３をエッチングストッパとして、半導体薄膜２に
ダメージを与えることなく、パッシベーション膜７のみ
を容易にエッチングして除去することができる。
パターン８をマスクとしてドライエッチングによりパッ
シベーション膜７を除去して上部コンタクトホール９を
形成する。この場合、図２に示す製造工程において上層
ゲート絶縁膜４をプラズマエッチングした場合と同様の
条件でプラズマエッチングを行うと、ポリシリコンから
なる半導体薄膜２に対する選択比は２程度しか得られな
いが、酸化シリコンからなる下層ゲート絶縁膜３に対し
ては３０以上の高い選択比が得られるので、下層ゲート
絶縁膜３をエッチングストッパとして、半導体薄膜２に
ダメージを与えることなく、パッシベーション膜７のみ
を容易にエッチングして除去することができる。
【００１２】次に、図５に示すように、フォトレジスト
パターン８をマスクとしてウエットエッチングにより下
層ゲート絶縁膜３を除去して下部コンタクトホール１０
を形成する。この場合、例えばバッファードフッ酸溶液
にてエッチングを行うと、酸化シリコンからなる下層ゲ
ート絶縁膜３の膜厚が２００Å程度以下と薄いので、サ
イドエッチがほとんど進行せず、また半導体薄膜２にダ
メージを与えることなく、下部コンタクトホール１０を
所期の通りかつ容易に形成することができる。そして、
この状態では、半導体薄膜２のソース・ドレイン領域２
ｂに対応する部分におけるパッシベーション膜７および
下層ゲート絶縁膜３にコンタクトホール９、１０が形成
される。この後、フォトレジストパターン８を除去す
る。次に、図６に示すように、コンタクトホール９、１
０およびパッシベーション膜７の上面の所定の個所にス
パッタ装置によりアルミニウム等からなるソース・ドレ
イン電極１１を５０００Å程度の厚さにパターン形成
し、ソース・ドレイン領域２ｂと接続させる。かくし
て、セルフアライメント型の薄膜トランジスタが製造さ
れる。
パターン８をマスクとしてウエットエッチングにより下
層ゲート絶縁膜３を除去して下部コンタクトホール１０
を形成する。この場合、例えばバッファードフッ酸溶液
にてエッチングを行うと、酸化シリコンからなる下層ゲ
ート絶縁膜３の膜厚が２００Å程度以下と薄いので、サ
イドエッチがほとんど進行せず、また半導体薄膜２にダ
メージを与えることなく、下部コンタクトホール１０を
所期の通りかつ容易に形成することができる。そして、
この状態では、半導体薄膜２のソース・ドレイン領域２
ｂに対応する部分におけるパッシベーション膜７および
下層ゲート絶縁膜３にコンタクトホール９、１０が形成
される。この後、フォトレジストパターン８を除去す
る。次に、図６に示すように、コンタクトホール９、１
０およびパッシベーション膜７の上面の所定の個所にス
パッタ装置によりアルミニウム等からなるソース・ドレ
イン電極１１を５０００Å程度の厚さにパターン形成
し、ソース・ドレイン領域２ｂと接続させる。かくし
て、セルフアライメント型の薄膜トランジスタが製造さ
れる。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、半導体薄膜のうちソース・ドレイン領域を形成すべ
き部分に対応する部分のゲート絶縁膜の膜厚を薄くする
際、半導体薄膜のうちソース・ドレイン領域を形成すべ
き部分に対応する部分の上層ゲート絶縁膜のみを下層ゲ
ート絶縁膜をエッチングストッパとしてドライエッチン
グにより除去し、下層ゲート絶縁膜をそのまま残すこと
ができるので、半導体薄膜のうちソース・ドレイン領域
を形成すべき部分に対応する部分のゲート絶縁膜の膜厚
を制御性良くかつ容易に薄くすることができる。また、
コンタクトホールを形成する際、まず比較的厚いパッシ
ベーション膜に下層ゲート絶縁膜をエッチングストッパ
としてドライエッチングにより上部コンタクトホールを
形成し、次いで比較的薄い下層ゲート絶縁膜にウエット
エッチングにより下部コンタクトホールを形成している
ので、コンタクトホールの形成を所期の通りかつ容易に
行うことができる。
ば、半導体薄膜のうちソース・ドレイン領域を形成すべ
き部分に対応する部分のゲート絶縁膜の膜厚を薄くする
際、半導体薄膜のうちソース・ドレイン領域を形成すべ
き部分に対応する部分の上層ゲート絶縁膜のみを下層ゲ
ート絶縁膜をエッチングストッパとしてドライエッチン
グにより除去し、下層ゲート絶縁膜をそのまま残すこと
ができるので、半導体薄膜のうちソース・ドレイン領域
を形成すべき部分に対応する部分のゲート絶縁膜の膜厚
を制御性良くかつ容易に薄くすることができる。また、
コンタクトホールを形成する際、まず比較的厚いパッシ
ベーション膜に下層ゲート絶縁膜をエッチングストッパ
としてドライエッチングにより上部コンタクトホールを
形成し、次いで比較的薄い下層ゲート絶縁膜にウエット
エッチングにより下部コンタクトホールを形成している
ので、コンタクトホールの形成を所期の通りかつ容易に
行うことができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板上に半導体薄膜、下層ゲート絶
縁膜、上層ゲート絶縁膜、ゲート電極形成用薄膜および
フォトレジストパターンを形成した状態の断面図。
の製造に際し、絶縁基板上に半導体薄膜、下層ゲート絶
縁膜、上層ゲート絶縁膜、ゲート電極形成用薄膜および
フォトレジストパターンを形成した状態の断面図。
【図２】同薄膜トランジスタの製造に際し、フォトレジ
ストパターンをマスクとしてゲート電極形成用薄膜およ
び上層ゲート絶縁膜をエッチングして除去した後、半導
体薄膜に不純物を注入した状態の断面図。
ストパターンをマスクとしてゲート電極形成用薄膜およ
び上層ゲート絶縁膜をエッチングして除去した後、半導
体薄膜に不純物を注入した状態の断面図。
【図３】同薄膜トランジスタの製造に際し、パッシベー
ション膜およびフォトレジストパターンを形成した状態
の断面図。
ション膜およびフォトレジストパターンを形成した状態
の断面図。
【図４】同薄膜トランジスタの製造に際し、フォトレジ
ストパターンをマスクとしてパッシベーション膜に上部
コンタクトホールを形成した状態の断面図。
ストパターンをマスクとしてパッシベーション膜に上部
コンタクトホールを形成した状態の断面図。
【図５】同薄膜トランジスタの製造に際し、フォトレジ
ストパターンをマスクとして下層ゲート絶縁膜に下部コ
ンタクトホールを形成した状態の断面図。
ストパターンをマスクとして下層ゲート絶縁膜に下部コ
ンタクトホールを形成した状態の断面図。
【図６】同薄膜トランジスタの製造に際し、ソース・ド
レイン電極を形成した状態の断面図。
レイン電極を形成した状態の断面図。
１ 絶縁基板 ２ 半導体薄膜 ３ 下層ゲート絶縁膜 ４ 上層ゲート絶縁膜 ５ ゲート電極形成用薄膜 ５ａ ゲート電極 ７ パッシベーション膜 ９ 上部コンタクトホール １０ 下部コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/314 Ｍ 7352−4Ｍ 21/318 Ｂ 7352−4Ｍ
Claims (2)
- 【請求項１】 半導体薄膜上に酸化シリコンからなる下
層ゲート絶縁膜を形成し、該下層ゲート絶縁膜上に酸化
シリコンとは異なる材料からなる上層ゲート絶縁膜を形
成し、この後前記半導体薄膜のうちソース・ドレイン領
域を形成すべき部分に対応する部分の前記上層ゲート絶
縁膜を前記下層ゲート絶縁膜をエッチングストッパとし
てドライエッチングにより除去し、この後全上面にパッ
シベーション膜を形成し、該パッシベーション膜に前記
下層ゲート絶縁膜をエッチングストッパとしてドライエ
ッチングにより上部コンタクトホールを形成し、次いで
前記下層ゲート絶縁膜にウエットエッチングにより下部
コンタクトホールを形成することを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項２】 前記下層ゲート絶縁膜の膜厚は２００Å
程度以下であり、前記上層ゲート絶縁膜の膜厚は１００
０〜２０００Å程度であることを特徴とする請求項１記
載の薄膜トランジスタの製造方法。
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| JP04166672A JP3127580B2 (ja) | 1992-06-03 | 1992-06-03 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
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| JP04166672A JP3127580B2 (ja) | 1992-06-03 | 1992-06-03 | 薄膜トランジスタの製造方法 |
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| JP3127580B2 JP3127580B2 (ja) | 2001-01-29 |
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ID=15835590
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04166672A Expired - Fee Related JP3127580B2 (ja) | 1992-06-03 | 1992-06-03 | 薄膜トランジスタの製造方法 |
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| JP (1) | JP3127580B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087963B1 (en) | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| KR100611221B1 (ko) * | 2003-01-23 | 2006-08-09 | 삼성에스디아이 주식회사 | 다결정 실리콘 박막트랜지스터 및 그의 제조 방법 |
| KR100778834B1 (ko) * | 2000-02-21 | 2007-11-22 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조 방법 및 그를 이용한 액정표시소자제조방법 |
| KR100874647B1 (ko) * | 2002-09-17 | 2008-12-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조 방법 |
| JP2012119707A (ja) * | 1995-11-27 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2020509603A (ja) * | 2017-03-30 | 2020-03-26 | 深▲せん▼市華星光電技術有限公司Ｓｈｅｎｚｈｅｎ Ｃｈｉｎａ Ｓｔａｒ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．， Ｌｔｄ． | Ｔｆｔバックプレーンの製造方法及びｔｆｔバックプレーン |
-
1992
- 1992-06-03 JP JP04166672A patent/JP3127580B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119707A (ja) * | 1995-11-27 | 2012-06-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014082512A (ja) * | 1995-11-27 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014150274A (ja) * | 1995-11-27 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7087963B1 (en) | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| US7572685B2 (en) | 1999-03-16 | 2009-08-11 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| KR100778834B1 (ko) * | 2000-02-21 | 2007-11-22 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조 방법 및 그를 이용한 액정표시소자제조방법 |
| KR100874647B1 (ko) * | 2002-09-17 | 2008-12-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조 방법 |
| KR100611221B1 (ko) * | 2003-01-23 | 2006-08-09 | 삼성에스디아이 주식회사 | 다결정 실리콘 박막트랜지스터 및 그의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3127580B2 (ja) | 2001-01-29 |
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