JPS6032364A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6032364A
JPS6032364A JP58140872A JP14087283A JPS6032364A JP S6032364 A JPS6032364 A JP S6032364A JP 58140872 A JP58140872 A JP 58140872A JP 14087283 A JP14087283 A JP 14087283A JP S6032364 A JPS6032364 A JP S6032364A
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film
electrode
protective film
gate electrode
forming
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Tatsuo Akiyama
秋山　龍雄
Yutaka Etsuno
越野　裕
Shunichi Kai
開　俊一
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関するもので、特に
ＧａＡｓ　（ガリウム、ヒ素）　ＦＥＴのような高周波
低雑音素子を目的とするサブミクロンデバイス等の半導
体装置の製造方法に関するものである。
〔発明の技術的背景とその問題点〕
微細なダート長、チャネル長の要求されるＧａＡａ　Ｆ
ＥＴを形成する手法として、いくつかのいわゆるセル７
７ジイン技術ｐ′−知られている。
第１図はその一例を説明する図で、ＧａＡａ基板ＩＩ上
に例えばアルミニウム系金属からなるダート金属膜１２
を被着し、そのダート金属膜１２の上部にレジストＩ３
のパターンを形成し、このレゾスト１３をマスクとして
ダート金属８１２をノ４ターニングする。この後、この
レジスト１３およびダート金属膜１２をマスクとしてシ
リコン（Ｓｉ）をＧａＡａ基板ＩＩ中にイオン注入し活
性化熱処理を行ってｆ領域すなわちソース、ドレイン領
域１４．１５を形成する。
ＧａＡｓ　ＦＥＴでは、ダート電極とＧａＡａ基板とが
ショットキー接合するようにＧａＡｓ基板上に金属ダー
ト電極を形成するが、この金属ダート電極の縁とソース
、ドレイン領域とが接触もしくは非常に接近していると
素子の耐圧上の問題等により好ましくない。そこで、ダ
ート電極とソース、ドレイン領域間距離を適当に設定す
るために第１図の破線部１６までダート金属膜１２のサ
イドエツチングを行う。
しかしながらこの方法では、元来ダート金属膜１２のサ
イドエツチングの制御が雌かしく、エツチング後ひどい
場合には断線してしまう等の問題があった。
加えてイオン注入工程において基板表面が荒れいわゆる
ダメージ層が形成される問題や、イオン注入後に行う注
入不純物の活性化熱処理においてダート金属膜Ｉ２とＧ
ａＡｓ基板Ｚ１のＧａＡｓが反応しシ、ットキー特性が
劣化したり、ＧａＡｓ基板１１中、！７）−Ａｌｌが蒸
発したりする等の問題があった。
第２図に示すものは、上記のような欠点の一部を改善し
たものである。すなわちＧａＡｓ基板Ｉｚ上にプラズマ
シリコン窒化膜１７をＧａＡａ基板１ｚの保護膜として
形成し、さらに順に第１のレジスト膜１８、スパッタシ
リコン酸化膜１９の積層構造部を第２のフォトレジスト
膜２０をマスクとしてパターニングすることにより形成
する。
その彼、これらの積層構造部をマスクとしてシリコンの
イオン注入を行い、さらに活性化熱処理を行って所定の
チャネルＬｃｈを有するソース、ドレイン領域１４．１
５を形成する。続（・て、図の破線２１まで第１のフォ
トレジスト膜１Ｂをサイドエツチングし、さらに、破線
２２で水上に金属膜を蒸着しパターニングすることによ
り、所定のダート長Ｌｇを有するダート電極２３を形成
する。
この場合には、ソース、ドレイン領域１４゜１５を形成
する際のイオン注入や熱処理によって、ＧａＡｓ基板１
１のソース、ドレイン値域１４゜１５表面のダメージ−
，′や、ダート電極２３とＧａＡｓ基板１１の反応によ
るショットキー特性の劣化、Ａｓの蒸発現象等の問題点
は改善できるものの、ダート長Ｌｇの精度が第１のフォ
トレジスト膜１８のサイドエツチング精度により略決定
されてしまうため、高い精度でダート電極２３とソース
、ドレイン領域１４．１５との間の距離を設定すること
ができなかった。
このようなものの他に、第４図に示すようにＧａＡｓ基
板１１上にダート金属膜な被潰し、所定のダート長Ｌｇ
となるようにノターニングしてダート電極２３を形成し
、°続いて、ＧａＡｓ基板ｌｔの上面全面に渡って被着
面の方向の如何に拘ず等方的にプラズマシリコン窒化膜
２４を堆積形成させる。その後ＲＩ′Ｆ４（反応性イオ
ンエツチング）法、スパッタ法、イオンシリング法等の
異方性エツチングによって上記ダート電極２３の側面に
図の実線で示すようにプラズマシリコン屋化膜２４を残
した状態でシリコンのイオン注入およびその活性化熱処
理を行いソース、ドレイン領域１４．１５を形成する。
この場合にはダート電極２３の側面のシリコン窒化［２
４の膜厚を精度良く設定できるため、ダート長Ｌｇ、チ
ャネル長Ｌｃｈ、ダート電極２３とソース、ドレイン領
域７４．１５との間隔をそれぞれ制御性良く設定できる
。
しかしながら、この場合に（ま窒化膜２４のエツチング
において、ＧａＡｓ基板１１表面へのダメージが大きく
、加えてダート電極２３とＧａＡｓ基板１１とが直接接
触しているため、シリコンのイオン注入後の活性化熱処
理におけるダート電極２３の金属とＧａＡｓとの反応や
ダート電極２３−−’　２５’−ｊ’ｊ　ＳＣＱ　ＶＬ
−Ｖｊ−、グーｐ’ａ使ｚ３とＧａＡ、ｓ基板１１との
ストレスによるショットキー接合性のばらつき等の問題
が残る等の欠点があった。
〔発明の目的〕
この発明は上記のような点に鑑みてなされたもので、ｊ
ｌｆ　’、　、”’　”＜ダート長、チャネル長、ダー
ト電極とソース、ドレイン領域との距離を精度良く制御
でき、ＧａＡｓ基板表面におけるダメ−Ｃりの発生やス
トレス集中を防止でき、素子耐圧の向上およびショット
キー接合特性の改善を図ることのできる半導体装置の製
造方法を提供しようとするものである。
〔発明の概要〕
すなわちこの発明に係る半導体装置の製造方法では、Ｇ
ａＡｓ基板上にＧａＡａ基板の保護膜としてプラズマシ
リコン窒化膜を形成し、このプラズマシリコン窒化膜上
にポリシリコンのダミーダート電極を形成する。航いて
、このダミーダート電極上に等方向に一定膜厚で間隔設
定用膜を堆積した後、不純物のイオン注入を行い所定の
ｊｑ＋ｔ？ＪｏｉｉｂｌＪ−Ｊど３６４　（３ノチヤネ
ル長を有するソース、ドレイン領域なＧａＡ＋＋基板の
表面領域に形成する。続いてこの間隔設定用膜を除去し
、基板に対してほぼ垂直方向に膜を堆積形成することに
より、上記保獲絶縁膜の露出面上およびダミーゲート電
極の上面に絶縁性保護膜のエツチング阻止膜を形成する
。
そしてこのエツチング阻止膜をマスクとして、上記ダミ
ーセルを上面のエツチング阻止膜と共に除去すると同時
に絶縁性保護膜上のエツチング阻止膜をマスクとして上
記絶縁性保護膜を・々ターニングしダミーダート電極の
形成されていた部位の直下にＧａＡｓ基板表面の露出し
た開口部を形成する。そしてこの開口部にダート金属膜
を被着しパターニングすることによりダート電極を形成
するものである。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例につき説明する
。
第５図において、ＧａＡｓ基板１１上にゾ２ズマシリコ
ン窒化＃６を基板保護膜（絶縁性保護膜）３０として形
成する。続いてこの保護膜３０上ノ にポリシリコン層を堆積形成し、通常の写真蝕刻技術に
よってこのポリシリコン層をノＪ？ターニングし、所望
するダート電極長Ｌｇを有するダミーダート電極３１を
形成する。
次に、ダート電極とソース、ドレイン領域との間隔を設
定するために第６図に示すように、被着面の方向の如何
に拘ず略一定膜厚となるようにプラズマシリコン酸化膜
を間隔設定用膜３３として基板の上面全面に例えば２０
００Ｘの膜厚で被着する。しかる後にシリコンのイオン
注入を行い、注入シリコンの活性化熱処理を行ってＧａ
Ａβ基板１ｚにソース、ドレイン領域３４　、３５を形
成する。ここで、上記ダミーゲート電極３１の側面に約
２０００１の膜厚で間隔設定用膜３３が被着され、Ｇａ
Ａｓ基板１１に対し垂直方向にみて充分にその膜厚が厚
いため、メミーグート電極３１の側壁のプラズマシリコ
ン酸化膜がイオン注入のマスクとなり、ソース、ドレイ
ン領域３４．３５−間の間隔すなわちチャネル長Ｌｃｈ
は上記ダミーゲート電極３Ｉの幅に間隔設定用膜３３の
膜厚の略２倍の長さを加えたものとなる。
次いで、上記間隔設定用膜３３を剥離した後、第７図に
示すように下層の保獲Ｍａｏのエツチング阻止膜として
スパッタシリコン酸化膜３６を堆積形成する。ここで、
スパッタ法による膜形成では、基板に対し略垂直方向に
膜が成長してゆき、ダミーゲート電極３１の側壁にはシ
リコン酸化膜は殆んど被着しない。
この後、例えばＣＦ４＋　０２．ｆスな用いたドライエ
ツチングによりダミ／、’　）電極３１を除去する。こ
の際に、このダミーゲート電極３Ｉ上のスパッタシリコ
ン酸化膜３６も除かれ、第８図に示すように開口部３６
°を有するシリコン酸化膜３６が残る。
次いで第９図に示すようにシリコ／窒化膜からなる保護
膜３０上のスパッタシリコン酸化膜３６をマスクとして
、保護膜３θをノやターニングする。尚、このパターニ
ングは上記ダミーゲート電極３１のエツチングを続行す
ればよいものである。しかる後に、基板上面に配線金属
を蒸着し、所定の配線・ぐターンにパターニングし、ダ
ート電極３７を形成する。
〔発明の効果〕
上記のような半導体装置の製造方法では次のような効果
がある。
まず、本実施例ではダート電極とソース、ドレイン領域
との間隔をシリコン酸化膜の堆積膜厚で制御している。
この堆積膜は通常数１０Ｘ単位で制御可能であるためダ
ート耐圧の向上とその特性のばらつきの低減とを実現で
きる。
また、ＧａＡｓ基板上を保護膜となるシリコン窒化膜で
覆った状態で不純物のイオン注入およびその活性化熱処
理を行なうため、ＧａＡｓ基板のイオン注入領域におけ
るダメージを低減させることができると共に、活性化熱
処理中にＡｓがＧａＡｇ基板表面から蒸発する現象も防
止できる。
加えて、保護膜により、ダート電極とＧａＡｓ基板との
間のストレスを緩和できるため、ショットキー特性のば
らつきを低減させることができる。
以上のように本発明による半導体装置の製造方法によれ
ば、素子耐圧の向上およびショットキー接合特性の改善
を図ることのできる半導体装置の製造方法を提供するこ
とができる。
【図面の簡単な説明】
第１図乃至第４図はそれぞれ従来の発導体装置の製造方
法を説明する断面図、第５図乃至第９図はそれぞれ本発
明の一実施例に係る半導体装置の製造方法を説明するた
めの断面図である。 １１・・・ＧａＡｓ基板、３０・・・保護膜（絶縁性保
護膜）、３Ｉ・・・メミーダート電極、３３・・・間隔
設定用膜、３４．３５・・・ソース、ドレイン領域、３
６・・・スパッタシリコン酸化１１＋　（工、チング阻
止膜）、３６゛・・・開口部、３７・・・ダート電極。 出願代理人　弁理士　鈴　江　武　彦

Claims (1)

  1. 【特許請求の範囲】 半導体基板上に絶縁性保護膜を形成する工程と、この絶
    縁性保護膜にダミーゲートパターンを形成する工程と、
    上記ダミーゲートパターンの形成された絶縁性保護膜の
    露出面および上記ミー’７′−）−ハ０ターン 隔１ト定」ト膜う６よびその上面および側面に形成され
    た間隔設定用膜をマスクとして上記半導体基板の表面領
    域に不純物をイオン注入しソース、ドレイン領域を形成
    する工程と、上記間隔設定用膜を除去した後絶縁性保護
    膜の露出面およびダミーゲート・母ターンの上面に絶縁
    性保護膜に対するエツチング阻止膜？形成する工程と、
    上記ダミーダートパターンをその上面に形成されたエツ
    チング阻止膜と共に除去すると共に、ダミーｒ〜トノリ
    ーン直下の絶縁性保護膜を上記エツチング阻止膜をマス
    クとしてエツチングすることによりこのダミーゲートパ
    ターン直下に半導体基板の露出した開口部を形成する工
    程と、上記開口部に金属ダート電極を形成する工程とを
    具備したことを特徴とする半導体装置の製造方法。
JP58140872A 1983-08-01 1983-08-01 半導体装置の製造方法 Pending JPS6032364A (ja)

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