JP2939269B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 本発明は化合物半導体を用いた半導体装置の製造方法
に関わり、エッチング処理によって露呈されるAlGaAsか
らなる化合物半導体層に損傷を与えることのない方法を
提供することを目的とし、 AlGaAsからなる化合物半導体層の表面を、実効的に該
半導体層に損傷を与えることのないエッチング処理によ
って選択的に露呈せしめ、該露呈面を含む該化合物半導
体層面にシリコン酸化膜を被着し、該被着されたシリコ
ン酸化膜に、６弗化硫黄或いは３弗化窒素を反応ガスと
する反応性イオンエッチング（RIE）を施し、該化合物
半導体層表面を部分的に露呈せしめる処理を包含して構
成される。
に関わり、エッチング処理によって露呈されるAlGaAsか
らなる化合物半導体層に損傷を与えることのない方法を
提供することを目的とし、 AlGaAsからなる化合物半導体層の表面を、実効的に該
半導体層に損傷を与えることのないエッチング処理によ
って選択的に露呈せしめ、該露呈面を含む該化合物半導
体層面にシリコン酸化膜を被着し、該被着されたシリコ
ン酸化膜に、６弗化硫黄或いは３弗化窒素を反応ガスと
する反応性イオンエッチング（RIE）を施し、該化合物
半導体層表面を部分的に露呈せしめる処理を包含して構
成される。
本発明はAlGaAsからなる化合物半導体層とシリコン酸
化膜を用いた半導体装置の製造方法に関わるものであ
る。
化膜を用いた半導体装置の製造方法に関わるものであ
る。
化合物半導体に形成された能動素子、例えばGaAs−ME
SFET、或いはそれを包含する集積回路の形成では、誘電
体皮膜を選択的にエッチング除去し、下層の半導体表面
を露呈する工程が殆ど不可欠であり、更に、このように
して窓内に露呈された半導体表面には金属層を被着して
ショットキ・バリヤを形成することが多い。
SFET、或いはそれを包含する集積回路の形成では、誘電
体皮膜を選択的にエッチング除去し、下層の半導体表面
を露呈する工程が殆ど不可欠であり、更に、このように
して窓内に露呈された半導体表面には金属層を被着して
ショットキ・バリヤを形成することが多い。
その際、誘電体皮膜の選択的除去をRIEによって行う
と、処理中に露出した下層半導体が反応性のイオンに被
曝されて損傷を受ける。この損傷はショットキ・バリヤ
の特性そのものの劣化という形で影響する場合もある
が、障壁は形成されてもMESFETの素子特性が劣化すると
いう形で影響が及び場合もある。
と、処理中に露出した下層半導体が反応性のイオンに被
曝されて損傷を受ける。この損傷はショットキ・バリヤ
の特性そのものの劣化という形で影響する場合もある
が、障壁は形成されてもMESFETの素子特性が劣化すると
いう形で影響が及び場合もある。
この問題はヘテロ接合MESFET或いはHEMTと呼ばれる素
子の形成に於いて特に重大であるが、ここで従来技術に
よるHEMTの製造工程を示す模式図である第３図を参照し
ながらその問題点を述べる。
子の形成に於いて特に重大であるが、ここで従来技術に
よるHEMTの製造工程を示す模式図である第３図を参照し
ながらその問題点を述べる。
同図（ａ）に於いて、１は基板、２はn+AlGaAs層、３
はn+GaAs層、４はSiO2層、５はフォトレジスト（以下単
にレジスト）である。３のn+GaAs層はソース又はドレイ
ン（S/D）を構成するもので、チャネル領域では該層は
除去される。また、２のn+AlGaAs層はHEMTの電子供給層
であって、２次元電子が形成されるチャネル層は基板１
の中に設けられているが、本発明の要件には関わりのな
い部分であるから図示されていない。更に、レジスト層
にはゲート電極形成位置に対応する窓が開けられてい
る。
はn+GaAs層、４はSiO2層、５はフォトレジスト（以下単
にレジスト）である。３のn+GaAs層はソース又はドレイ
ン（S/D）を構成するもので、チャネル領域では該層は
除去される。また、２のn+AlGaAs層はHEMTの電子供給層
であって、２次元電子が形成されるチャネル層は基板１
の中に設けられているが、本発明の要件には関わりのな
い部分であるから図示されていない。更に、レジスト層
にはゲート電極形成位置に対応する窓が開けられてい
る。
これをHF/NH4F系のエッチング液によって処理する
と、同図（ｂ）の如く、SiO2層４が選択的にエッチング
され、n+GaAs層が現れる。
と、同図（ｂ）の如く、SiO2層４が選択的にエッチング
され、n+GaAs層が現れる。
次いでレジストを除去し、CCl2F2をエッチング・ガス
とするRIEを施して、同図（ｃ）に示されるように、チ
ャネル領域のn+GaAs層を選択的に除去し、FETのS/Dを形
成する。
とするRIEを施して、同図（ｃ）に示されるように、チ
ャネル領域のn+GaAs層を選択的に除去し、FETのS/Dを形
成する。
この選択エッチングではマスク層がSiO2、被エッチン
グ層がGaAsであって、その下のAlGaAsとのエッチング速
度比が十分であればよいという条件から、エッチング・
ガスとしてCCl2F2を使用することが出来る。その場合、
AlGaAsが受ける損傷は軽微であり、熱処理によって完全
に回復する程度のものであるから、後述するような問題
は生じない。また、図示された断面形状が下部で拡がっ
た形となっているのは、エピタキシャル結晶の面方位に
よるものであって、当業者に周知の如く、意図的になさ
れたものである。
グ層がGaAsであって、その下のAlGaAsとのエッチング速
度比が十分であればよいという条件から、エッチング・
ガスとしてCCl2F2を使用することが出来る。その場合、
AlGaAsが受ける損傷は軽微であり、熱処理によって完全
に回復する程度のものであるから、後述するような問題
は生じない。また、図示された断面形状が下部で拡がっ
た形となっているのは、エピタキシャル結晶の面方位に
よるものであって、当業者に周知の如く、意図的になさ
れたものである。
続いて同図（ｄ）のように、S/D電極とゲート電極を
絶縁分離するためのSiO2層６を堆積形成する。AlGaAs層
との間にショットキ接合を有するゲート電極を形成する
ため、該SiO2層６に窓を開けるこが必要であるが、その
ための処理としてCF4をエッチングガスとするRIEが全面
に施される（同図（ｅ））。
絶縁分離するためのSiO2層６を堆積形成する。AlGaAs層
との間にショットキ接合を有するゲート電極を形成する
ため、該SiO2層６に窓を開けるこが必要であるが、その
ための処理としてCF4をエッチングガスとするRIEが全面
に施される（同図（ｅ））。
SiO2層の断面形状がS/D領域上で厚いので、ゲート電
極形成のための窓開けをエッチバックによって行うこと
が出来る。また、CF4をエッチング・ガスとすることは
被エッチング体がSiO2であることから選定されたもので
あり、AlGaAsとの間のエッチング比は十分に大である。
極形成のための窓開けをエッチバックによって行うこと
が出来る。また、CF4をエッチング・ガスとすることは
被エッチング体がSiO2であることから選定されたもので
あり、AlGaAsとの間のエッチング比は十分に大である。
その後、同図（ｆ）のようにタングステン・シリサイ
ド（WSi）等でゲート電極７を形成すればHEMTが出来上
がるが、同図（ｅ）の工程でAlGaAs層が損傷を受け、素
子特性が劣化することが起こる。この状況が第２図に示
されている。
ド（WSi）等でゲート電極７を形成すればHEMTが出来上
がるが、同図（ｅ）の工程でAlGaAs層が損傷を受け、素
子特性が劣化することが起こる。この状況が第２図に示
されている。
第２図はRIE処理とその後の熱処理によるドレイン電
流の変化状況を示すもので、上記従来技術による場合と
本発明による場合が併記されている。縦軸はドレイン電
流を初期値で規格化したものであり、横にRIE実施前後
および３種の処理温度による熱処理後のものが並べられ
ている。
流の変化状況を示すもので、上記従来技術による場合と
本発明による場合が併記されている。縦軸はドレイン電
流を初期値で規格化したものであり、横にRIE実施前後
および３種の処理温度による熱処理後のものが並べられ
ている。
この図面で×印で示されたものがCF4によるRIEを受け
た場合であり、RIE直後にはドレイン電流は初期値の20
％以下に低下し、その後300℃、350℃、400℃の熱処理
によって僅かに上昇するものの、初期値の30％以上に回
復することはない。
た場合であり、RIE直後にはドレイン電流は初期値の20
％以下に低下し、その後300℃、350℃、400℃の熱処理
によって僅かに上昇するものの、初期値の30％以上に回
復することはない。
かかる障害は、HEMTの如く、形成対象が500Åを下回
る薄層を有する場合に顕著に現れるが、通常の構造のME
SFETに於いても若干の影響を及ぼすものである。
る薄層を有する場合に顕著に現れるが、通常の構造のME
SFETに於いても若干の影響を及ぼすものである。
本発明の目的はショットキ・バリヤ形成のための窓あ
け作業に於いて、窓開けによって露出する下層材料に損
傷を与えることのないRIE処理法を提供することであ
り、それによって素子特性のより優れた半導体装置を形
成する方法を提供することである。
け作業に於いて、窓開けによって露出する下層材料に損
傷を与えることのないRIE処理法を提供することであ
り、それによって素子特性のより優れた半導体装置を形
成する方法を提供することである。
上記目的を達成するため、本発明の半導体装置の製造
方法では、AlGaAsからなる化合物半導体層の表面を、実
効的に該半導体層に損傷を与えることのないエッチング
処理によって選択的に露呈せしめ、つづいて、該露呈面
を含む該化合物半導体層面にシリコン酸化膜を被着し、
該被着されたシリコン酸化膜に、６弗化硫黄或いは３弗
化窒素を反応ガスとする反応性イオンエッチングを施
し、該化合物半導体層表面を部分的に露呈せしめること
が行われる。
方法では、AlGaAsからなる化合物半導体層の表面を、実
効的に該半導体層に損傷を与えることのないエッチング
処理によって選択的に露呈せしめ、つづいて、該露呈面
を含む該化合物半導体層面にシリコン酸化膜を被着し、
該被着されたシリコン酸化膜に、６弗化硫黄或いは３弗
化窒素を反応ガスとする反応性イオンエッチングを施
し、該化合物半導体層表面を部分的に露呈せしめること
が行われる。
SF6はCF4に比べて高周波電界による解離度が大であ
り、有効活性種密度が高くなるので、高周波電力や圧力
の条件を同一にした場合、SF6をエッチング・ガスとす
るRIEのSiO2に対するエッチング速度は、CF4によるRIE
の３倍以上である。
り、有効活性種密度が高くなるので、高周波電力や圧力
の条件を同一にした場合、SF6をエッチング・ガスとす
るRIEのSiO2に対するエッチング速度は、CF4によるRIE
の３倍以上である。
そのため、より低い高周波電力でのエッチングが可能
となり、また処理時間も短縮されることから損傷の程度
が大幅に低減され、熱処理による回復が可能となる。
となり、また処理時間も短縮されることから損傷の程度
が大幅に低減され、熱処理による回復が可能となる。
第１図は本発明をHEMTの形成に適用した実施例の工程
を示す断面模式図である。以下、同図面を参照しながら
説明する。
を示す断面模式図である。以下、同図面を参照しながら
説明する。
同図（ａ）は従来技術である第３図（ａ）と同じ状態
のものを示しており、n+AlGaAs層２の厚さは400〜600
Å、n+GaAs層３の厚さは1000Åである。その上に3000Å
のSiO2層４とレジスト層５が積層されている。レジスト
層に開けられた窓の寸法ＬはHEMTのチャネル長に略一致
するもので、ここでは0.5μｍである。
のものを示しており、n+AlGaAs層２の厚さは400〜600
Å、n+GaAs層３の厚さは1000Åである。その上に3000Å
のSiO2層４とレジスト層５が積層されている。レジスト
層に開けられた窓の寸法ＬはHEMTのチャネル長に略一致
するもので、ここでは0.5μｍである。
第１図（ａ）図から（ｄ）図に至る工程は従来技術と
同様であるから説明は省略し、同図（ｅ）以後の工程を
説明する。
同様であるから説明は省略し、同図（ｅ）以後の工程を
説明する。
同図（ｅ）に示されるエッチバックの処理として、SF
6をエッチング・ガスとするRIEが行われる。処理条件
は、SF6流量＝20sccm、圧力＝2Pa、高周波電力密度＝0.
11W/cm2である。なお、この条件ではセルフバイアスと
通称される電極間電圧は50V程度の値となっている。
6をエッチング・ガスとするRIEが行われる。処理条件
は、SF6流量＝20sccm、圧力＝2Pa、高周波電力密度＝0.
11W/cm2である。なお、この条件ではセルフバイアスと
通称される電極間電圧は50V程度の値となっている。
また、この時のSiO2に対するエッチング速度は200Å/
min、AlGaAsのそれは５Å/min以下であって、十分なエ
ッチング速度比が得られている。５枚のウエハを単位と
するバッチ処理ではエッチング速度のばらつきは3000Å
のエッチング量に対し±25Åであり、処理時間を制御す
ることにより、過不足のないエッチングを施すことが出
来る。
min、AlGaAsのそれは５Å/min以下であって、十分なエ
ッチング速度比が得られている。５枚のウエハを単位と
するバッチ処理ではエッチング速度のばらつきは3000Å
のエッチング量に対し±25Åであり、処理時間を制御す
ることにより、過不足のないエッチングを施すことが出
来る。
この後、従来技術と同様にWSiのゲート電極７を形成
して、同図（ｆ）の如くHEMTが完成する。
して、同図（ｆ）の如くHEMTが完成する。
本発明のSF6によるRIEと、従来技術のCF4によるRIEの
影響を比較して示したものが第２図である。この図は、
既に述べたように、縦軸に初期値で規格化したドレイン
電流をとり、横方向にRIE処理前、処理後および300℃、
350℃、400℃で各２分の熱処理を施した場合を配置した
ものである。
影響を比較して示したものが第２図である。この図は、
既に述べたように、縦軸に初期値で規格化したドレイン
電流をとり、横方向にRIE処理前、処理後および300℃、
350℃、400℃で各２分の熱処理を施した場合を配置した
ものである。
エッチング・ガスと高周波電力の組み合わせを変えた
もの３例について示されているが、×で示されたものが
従来技術に相当し、高周波電力を押さえた場合でも熱処
理による回復が僅かなものであることは既に述べた通り
である。これに対し、SF6によるRIEを施したものでは、
高周波電力が小であればRIE直後にもドレイン電流の低
下は見られず（●で表示）、高周波電力を大にした場合
でも350℃以上の熱処理によってドレイン電流は元の値
に回復している（＊で表示）。
もの３例について示されているが、×で示されたものが
従来技術に相当し、高周波電力を押さえた場合でも熱処
理による回復が僅かなものであることは既に述べた通り
である。これに対し、SF6によるRIEを施したものでは、
高周波電力が小であればRIE直後にもドレイン電流の低
下は見られず（●で表示）、高周波電力を大にした場合
でも350℃以上の熱処理によってドレイン電流は元の値
に回復している（＊で表示）。
CF4による損傷の影響はGaAsでは比較的軽微であり、
上述の実施例の如き薄いAlGaAs層で大きく現れる。概し
て言えば、フロロカーボン系のエッチング・ガスではAl
GaAs層に回復不能の損傷を与えることは殆ど避けられな
い。
上述の実施例の如き薄いAlGaAs層で大きく現れる。概し
て言えば、フロロカーボン系のエッチング・ガスではAl
GaAs層に回復不能の損傷を与えることは殆ど避けられな
い。
これに対し本発明の処理法では、上に説明したよう
に、化合物半導体層がRIEによって受ける損傷は極めて
軽微であり、本発明を適用して形成されたHEMTの特性
は、ゲート長0.25μｍ、ゲート幅200μｍの素子で、最
小雑音指数（NF）＝0.54dB、付随利得（Gas）＝12.6dB
という優れたものであった。
に、化合物半導体層がRIEによって受ける損傷は極めて
軽微であり、本発明を適用して形成されたHEMTの特性
は、ゲート長0.25μｍ、ゲート幅200μｍの素子で、最
小雑音指数（NF）＝0.54dB、付随利得（Gas）＝12.6dB
という優れたものであった。
SF6のように損傷を与えることの少ないエッチング・
ガスとしては、他にNF3があり、同様の処理によって類
似の効果を上げることが出来る。
ガスとしては、他にNF3があり、同様の処理によって類
似の効果を上げることが出来る。
第１図は本発明の工程を示す断面模式図、 第２図は本発明の効果を示す図 第３図は従来技術の工程を示す断面模式図、 であり、図に於いて １は基板 ２はn+AlGaAs層、 ３はn+GaAs層、 ４はSiO2、 ５はフォトレジスト、 ６はSiO2、 ７はゲート電極 である。
Claims (1)
- 【請求項１】AlGaAsからなる化合物半導体層の表面を、
実効的に該半導体層に損傷を与えることのないエッチン
グ処理によって選択的に露呈せしめる工程と、 該露呈面を含む該化合物半導体層面にシリコン酸化膜を
被着する工程と、 該被着されたシリコン酸化膜に、６弗化硫黄或いは３弗
化窒素を反応ガスとする反応性イオンエッチングを施
し、該化合物半導体層表面を部分的に露呈せしめる工程
とを包含することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130904A JP2939269B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130904A JP2939269B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309634A JPH02309634A (ja) | 1990-12-25 |
| JP2939269B2 true JP2939269B2 (ja) | 1999-08-25 |
Family
ID=15045446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130904A Expired - Lifetime JP2939269B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939269B2 (ja) |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158873A (en) * | 1980-05-14 | 1981-12-07 | Hitachi Ltd | Dry etching method |
| JPS5749234A (en) * | 1980-09-08 | 1982-03-23 | Semiconductor Energy Lab Co Ltd | Plasma etching method |
| US4522681A (en) * | 1984-04-23 | 1985-06-11 | General Electric Company | Method for tapered dry etching |
| JPS6215862A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH088234B2 (ja) * | 1986-01-31 | 1996-01-29 | 株式会社日立製作所 | 表面処理方法 |
| JPS62274237A (ja) * | 1986-05-23 | 1987-11-28 | Fujitsu Ltd | 電子顕微鏡用試料作成方法 |
| JPS62279678A (ja) * | 1986-05-28 | 1987-12-04 | Hitachi Ltd | 半導体装置 |
| JPS6342177A (ja) * | 1986-08-08 | 1988-02-23 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6360532A (ja) * | 1986-09-01 | 1988-03-16 | Hitachi Ltd | ドライエツチング方法 |
| JPS63115339A (ja) * | 1986-11-04 | 1988-05-19 | Hitachi Ltd | 低温ドライエツチング方法 |
| JPH0831441B2 (ja) * | 1986-12-04 | 1996-03-27 | 株式会社日立製作所 | 表面処理方法 |
| JP2656479B2 (ja) * | 1987-01-14 | 1997-09-24 | 株式会社日立製作所 | ドライエツチング方法 |
| JP2650970B2 (ja) * | 1987-07-31 | 1997-09-10 | 株式会社日立製作所 | ドライエッチング方法 |
| JPS6472567A (en) * | 1987-09-11 | 1989-03-17 | Fujitsu Ltd | Manufacture of semiconductor device |
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JPS6489519A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Dry etching |
| JPH0228319A (ja) * | 1987-10-05 | 1990-01-30 | Menlo Ind Inc | 固体表面上に幅狭開口を形成する方法 |
-
1989
- 1989-05-24 JP JP1130904A patent/JP2939269B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309634A (ja) | 1990-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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