JPH10107213A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10107213A JPH10107213A JP8256424A JP25642496A JPH10107213A JP H10107213 A JPH10107213 A JP H10107213A JP 8256424 A JP8256424 A JP 8256424A JP 25642496 A JP25642496 A JP 25642496A JP H10107213 A JPH10107213 A JP H10107213A
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- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】
【課題】Ｅ型及びＤ型ＦＥＴのＶｔｈが再現よく所望の
値に得られ、その制御性を向上させることが可能な半導
体装置及びその製造方法を提供する。 【解決手段】半導体基板１０１上に第３の半導体層１０
５と第２の半導体層１０７の膜厚が等しく、かつ第２の
エッチングストッパ層１０８と第１のエッチングストッ
パ層１０９の膜厚が等しいなるように順次成長させて、
Ｅ型及びＤ型ＦＥＴを構成する。
値に得られ、その制御性を向上させることが可能な半導
体装置及びその製造方法を提供する。 【解決手段】半導体基板１０１上に第３の半導体層１０
５と第２の半導体層１０７の膜厚が等しく、かつ第２の
エッチングストッパ層１０８と第１のエッチングストッ
パ層１０９の膜厚が等しいなるように順次成長させて、
Ｅ型及びＤ型ＦＥＴを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特にエンハンスメント（Ｅｎｈａｎ
ｃｅｍｅｎｔ）型トランジスタ（以下、Ｅ型ＦＥＴもし
くはＥ型ＦＥＴ領域、と称す）およびデプレション（Ｄ
ｅｐｌｅｔｉｏｎ）型トランジスタ（以下、Ｄ型ＦＥＴ
もしくはＤ型ＦＥＴ領域、と称す）の２種類の電解効果
トタンジスタ（ＦＥＴ）を含む化合物半導体装置及びそ
の製造方法に関する。
製造方法に係わり、特にエンハンスメント（Ｅｎｈａｎ
ｃｅｍｅｎｔ）型トランジスタ（以下、Ｅ型ＦＥＴもし
くはＥ型ＦＥＴ領域、と称す）およびデプレション（Ｄ
ｅｐｌｅｔｉｏｎ）型トランジスタ（以下、Ｄ型ＦＥＴ
もしくはＤ型ＦＥＴ領域、と称す）の２種類の電解効果
トタンジスタ（ＦＥＴ）を含む化合物半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】近年のコンピュータシステムの高速化の
要求に伴い、集積回路装置の高速化・低消費電力化の要
求は強くなってきている。とくに、ガリウム砒素（Ｇａ
Ａｓ）をはじめとする化合物半導体は、シリコン（Ｓ
ｉ）と比較して大きな電子移動度を有するため、小型コ
ンピュータへの適用が大いに期待されている。
要求に伴い、集積回路装置の高速化・低消費電力化の要
求は強くなってきている。とくに、ガリウム砒素（Ｇａ
Ａｓ）をはじめとする化合物半導体は、シリコン（Ｓ
ｉ）と比較して大きな電子移動度を有するため、小型コ
ンピュータへの適用が大いに期待されている。
【０００３】化合物半導体の集積回路装置を構成する場
合、基本であるインバータ回路としてＤＣＦＬ（Ｄｉｒ
ｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路が
多用されており、その場合、Ｅ型ＦＥＴが駆動素子、Ｄ
型ＦＥＴが負荷素子として用いられている。このＥ型と
Ｄ型ＦＥＴのしきい値電圧Ｖｔｈはキャリア供給層ある
いはしきい値電圧制御層の膜厚によって決定している。
合、基本であるインバータ回路としてＤＣＦＬ（Ｄｉｒ
ｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路が
多用されており、その場合、Ｅ型ＦＥＴが駆動素子、Ｄ
型ＦＥＴが負荷素子として用いられている。このＥ型と
Ｄ型ＦＥＴのしきい値電圧Ｖｔｈはキャリア供給層ある
いはしきい値電圧制御層の膜厚によって決定している。
【０００４】Ｅ型ＦＥＴとＤ型ＦＥＴを同一基板同時に
形成する有効な方法として、エピタキシャル成長結晶層
内にエッチング停止層を設け、これによりエッチング停
止位置を制御するようにした選択エッチング法が知られ
ている。
形成する有効な方法として、エピタキシャル成長結晶層
内にエッチング停止層を設け、これによりエッチング停
止位置を制御するようにした選択エッチング法が知られ
ている。
【０００５】例えば、特開平６０−２３１３６８号公報
や特開平２−１４８７４０号公報に開示されている従来
技術がある。後者は前者の改良であるため、後者を用い
てこの従来技術を図６を参照して説明する。
や特開平２−１４８７４０号公報に開示されている従来
技術がある。後者は前者の改良であるため、後者を用い
てこの従来技術を図６を参照して説明する。
【０００６】図６の半導体装置は、半絶縁性ＧａＡｓ基
板２０１上に、チャネル層である厚さ５００ｎｍのアン
ドープＧａＡｓ層２０３、電子供給層である厚さ３０ｎ
ｍのｎ型ＡｌＧａＡｓ層２０４、Ｄ型ＦＥＴにおけるし
きい値電圧制御層となる厚さ１０ｎｍの第４のｎ型Ｇａ
Ａｓ層２０５ａ、第３のエッチングストッパ層である厚
さ５ｎｍのｎ型ＡｌＧａＡｓ層２０６ａ、コンタクト層
である厚さ１５ｎｍの第３のｎ型ＧａＡｓ層２０５ｂ、
第２のエッチングストッパ層である厚さ５ｎｍのｎ型Ａ
ｌＧａＡｓ層２０６ｂ、コンタクト層である厚さ６０ｎ
ｍの第２のｎ型ＧａＡｓ層２０７、第１のエッチングス
トッパ層である厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２０
８、コンタクト層である厚さ４０ｎｍの第１のｎ型Ｇａ
Ａｓ層２０９が順次成長されており、Ｅ型ＦＥＴのショ
ットキーゲート電極は電子供給層であるｎ型ＡｌＧａＡ
ｓ層２０４に接触し、Ｄ型ＦＥＴのショットキーゲート
電極は第３のエッチングストッパ層であるｎ型ＡｌＧａ
Ａｓ層２０６ａと接触している半導体装置である。
板２０１上に、チャネル層である厚さ５００ｎｍのアン
ドープＧａＡｓ層２０３、電子供給層である厚さ３０ｎ
ｍのｎ型ＡｌＧａＡｓ層２０４、Ｄ型ＦＥＴにおけるし
きい値電圧制御層となる厚さ１０ｎｍの第４のｎ型Ｇａ
Ａｓ層２０５ａ、第３のエッチングストッパ層である厚
さ５ｎｍのｎ型ＡｌＧａＡｓ層２０６ａ、コンタクト層
である厚さ１５ｎｍの第３のｎ型ＧａＡｓ層２０５ｂ、
第２のエッチングストッパ層である厚さ５ｎｍのｎ型Ａ
ｌＧａＡｓ層２０６ｂ、コンタクト層である厚さ６０ｎ
ｍの第２のｎ型ＧａＡｓ層２０７、第１のエッチングス
トッパ層である厚さ５ｎｍのｎ型ＡｌＧａＡｓ層２０
８、コンタクト層である厚さ４０ｎｍの第１のｎ型Ｇａ
Ａｓ層２０９が順次成長されており、Ｅ型ＦＥＴのショ
ットキーゲート電極は電子供給層であるｎ型ＡｌＧａＡ
ｓ層２０４に接触し、Ｄ型ＦＥＴのショットキーゲート
電極は第３のエッチングストッパ層であるｎ型ＡｌＧａ
Ａｓ層２０６ａと接触している半導体装置である。
【０００７】その製造方法は図７に示すように、分子線
エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ：ＭＢＥ法もしくは有機金属化学気相堆
積（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法な
どにより、半絶縁性ＧａＡｓ基板２０１上にチャネル層
であるアンドープＧａＡｓ層２０３、電子供給層である
ｎ型ＡｌＧａＡｓ層２０４、Ｄ型ＦＥＴにおけるしきい
値電圧制御層となる第４のｎ型ＧａＡｓ層２０５ａ、第
３のエッチングストッパ層であるｎ型ＡｌＧａＡｓ層２
０６ａ、コンタクト層である第３のｎ型ＧａＡｓ層２０
５ｂ、第２のエッチングストッパ層であるｎ型ＡｌＧａ
Ａｓ層２０６ｂ、コンタクト層である第２のｎ型ＧａＡ
ｓ層２０７、第１のエッチングストッパ層であるｎ型Ａ
ｌＧａＡｓ層２０８、コンタクト層であるｎ型ＧａＡｓ
層２０９を順次成長する。その後、メサ・エッチングま
たはイオン注入により素子分離を行う。そして、Ｅ型Ｆ
ＥＴ領域におけるｎ型ＧａＡｓ層２０９及びｎ型ＡｌＧ
ａＡｓ層２０８をフォトレジストをマスクにエッチング
して凹所２２２を形成する（図７（Ａ））。
エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ：ＭＢＥ法もしくは有機金属化学気相堆
積（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法な
どにより、半絶縁性ＧａＡｓ基板２０１上にチャネル層
であるアンドープＧａＡｓ層２０３、電子供給層である
ｎ型ＡｌＧａＡｓ層２０４、Ｄ型ＦＥＴにおけるしきい
値電圧制御層となる第４のｎ型ＧａＡｓ層２０５ａ、第
３のエッチングストッパ層であるｎ型ＡｌＧａＡｓ層２
０６ａ、コンタクト層である第３のｎ型ＧａＡｓ層２０
５ｂ、第２のエッチングストッパ層であるｎ型ＡｌＧａ
Ａｓ層２０６ｂ、コンタクト層である第２のｎ型ＧａＡ
ｓ層２０７、第１のエッチングストッパ層であるｎ型Ａ
ｌＧａＡｓ層２０８、コンタクト層であるｎ型ＧａＡｓ
層２０９を順次成長する。その後、メサ・エッチングま
たはイオン注入により素子分離を行う。そして、Ｅ型Ｆ
ＥＴ領域におけるｎ型ＧａＡｓ層２０９及びｎ型ＡｌＧ
ａＡｓ層２０８をフォトレジストをマスクにエッチング
して凹所２２２を形成する（図７（Ａ））。
【０００８】次に、厚さ３００ｎｍの絶縁膜２１０を全
面に成長させ、フォトレジストをマスクとして絶縁膜２
１０に開口をもうけ、リフトオフ法でオーミックコンタ
クトとなるソース電極２１７と２１９、ドレイン電極２
１８と２２０を形成する（図７（Ｂ））。
面に成長させ、フォトレジストをマスクとして絶縁膜２
１０に開口をもうけ、リフトオフ法でオーミックコンタ
クトとなるソース電極２１７と２１９、ドレイン電極２
１８と２２０を形成する（図７（Ｂ））。
【０００９】次に、Ｅ型及びＤ型ＦＥＴ領域に各ゲート
電極を形成するために、リソグラフィーとエッチング技
術を用いて、フォトレジスト膜２１１をマスクとして絶
縁膜２１０にゲート開口２１３と２１４を形成する。Ｃ
Ｃｌ2 Ｆ2 ガスを用いたＲＩＥによりＥ型とＤ型ＦＥＴ
領域のそれぞれのｎ型ＧａＡｓ層を等方的にエッチング
する。この時、それぞれのｎ型ＧａＡｓ層２０７、２０
９の下のｎ型ＡｌＧａＡｓ層（第２エッチングストッパ
層２０６ｂ、第１エッチングストッパ層２０８）がエッ
チングストッパになる（図７（Ｃ））。
電極を形成するために、リソグラフィーとエッチング技
術を用いて、フォトレジスト膜２１１をマスクとして絶
縁膜２１０にゲート開口２１３と２１４を形成する。Ｃ
Ｃｌ2 Ｆ2 ガスを用いたＲＩＥによりＥ型とＤ型ＦＥＴ
領域のそれぞれのｎ型ＧａＡｓ層を等方的にエッチング
する。この時、それぞれのｎ型ＧａＡｓ層２０７、２０
９の下のｎ型ＡｌＧａＡｓ層（第２エッチングストッパ
層２０６ｂ、第１エッチングストッパ層２０８）がエッ
チングストッパになる（図７（Ｃ））。
【００１０】次に、フッ化水素酸系エッチング液にて、
エッチングストッパ層であるｎ型ＡｌＧａＡｓ層２０６
ｂ，２０８を選択的にエッチングし、その下のｎ型Ｇａ
Ａｓ層２０５ｂ、２０７を露出させる。その後、ＣＣｌ
2 Ｆ2 ガスを用いたＲＩＥによりｎ型ＧａＡｓ層２０５
ｂ、２０７を等方的に選択エッチングし、その下のｎ型
ＡｌＧａＡｓ層２０６ａ，２０６ｂを露出させる。そし
て、前述の場合と同様に、フッ化水素酸系エッチング液
でエッチングストッパ層であるｎ型ＡｌＧａＡｓ層２０
６ａ、２０６ｂを選択的にエッチングし、その下のｎ型
ＧａＡｓ層２０５ａ、２０５ｂの表面を露出させる。さ
らに、前記よりも低圧力、高自己バイアス電圧の条件に
て、ＣＣｌ2 Ｆ2 ガスを用いたＲＩＥによりｎ型ＧａＡ
ｓ層２０５ａ、２０５ｂを異方的に選択エッチングし
て、ｎ型ＡｌＧａＡｓ層２０４，２０６ａを露出する
（図７（Ｄ））。
エッチングストッパ層であるｎ型ＡｌＧａＡｓ層２０６
ｂ，２０８を選択的にエッチングし、その下のｎ型Ｇａ
Ａｓ層２０５ｂ、２０７を露出させる。その後、ＣＣｌ
2 Ｆ2 ガスを用いたＲＩＥによりｎ型ＧａＡｓ層２０５
ｂ、２０７を等方的に選択エッチングし、その下のｎ型
ＡｌＧａＡｓ層２０６ａ，２０６ｂを露出させる。そし
て、前述の場合と同様に、フッ化水素酸系エッチング液
でエッチングストッパ層であるｎ型ＡｌＧａＡｓ層２０
６ａ、２０６ｂを選択的にエッチングし、その下のｎ型
ＧａＡｓ層２０５ａ、２０５ｂの表面を露出させる。さ
らに、前記よりも低圧力、高自己バイアス電圧の条件に
て、ＣＣｌ2 Ｆ2 ガスを用いたＲＩＥによりｎ型ＧａＡ
ｓ層２０５ａ、２０５ｂを異方的に選択エッチングし
て、ｎ型ＡｌＧａＡｓ層２０４，２０６ａを露出する
（図７（Ｄ））。
【００１１】その後、それぞれのゲート開口２１３、２
１４に、アルミニウムなどを用いてショットキー接合型
のゲート電極２１５、２１６を形成し、Ｅ型及びＤ型Ｆ
ＥＴを製造する（図７（Ｅ））。
１４に、アルミニウムなどを用いてショットキー接合型
のゲート電極２１５、２１６を形成し、Ｅ型及びＤ型Ｆ
ＥＴを製造する（図７（Ｅ））。
【００１２】また特開平８−１１６０３４号公報には、
図８に示すような従来技術が開示されている。
図８に示すような従来技術が開示されている。
【００１３】図８の半導体装置は、半絶縁性ＧａＡｓ基
板３０１上バッファー層として厚さ４００ｎｍのアンド
ープＧａＡｓ層３０２、チャネル層である厚さ１５ｎｍ
のアンドープＩｎＧａＡｓ層３０３、電子供給層である
厚さ３０ｎｍのｎ型ＡｌＧａＡｓ層３０４、しきい値電
圧制御層となる厚さ４ｎｍの第２のｎ型ＧａＡｓ層３０
７、エッチングストッパ層である厚さ３ｎｍのｎ型Ａｌ
ＧａＡｓ層３０８、コンタクト層である厚さ１００ｎｍ
の第１のｎ型ＧａＡｓ層３０９が順次成長されており、
Ｅ型ＦＥＴのショットキーゲート電極は電子供給層であ
るｎ型ＡｌＧａＡｓ層３０４と接触し、Ｄ型ＦＥＴのシ
ョットキーゲート電極はエッチングストッパ層であるｎ
型ＡｌＧａＡｓ層３０８と接触している半導体装置であ
る。
板３０１上バッファー層として厚さ４００ｎｍのアンド
ープＧａＡｓ層３０２、チャネル層である厚さ１５ｎｍ
のアンドープＩｎＧａＡｓ層３０３、電子供給層である
厚さ３０ｎｍのｎ型ＡｌＧａＡｓ層３０４、しきい値電
圧制御層となる厚さ４ｎｍの第２のｎ型ＧａＡｓ層３０
７、エッチングストッパ層である厚さ３ｎｍのｎ型Ａｌ
ＧａＡｓ層３０８、コンタクト層である厚さ１００ｎｍ
の第１のｎ型ＧａＡｓ層３０９が順次成長されており、
Ｅ型ＦＥＴのショットキーゲート電極は電子供給層であ
るｎ型ＡｌＧａＡｓ層３０４と接触し、Ｄ型ＦＥＴのシ
ョットキーゲート電極はエッチングストッパ層であるｎ
型ＡｌＧａＡｓ層３０８と接触している半導体装置であ
る。
【００１４】その製造方法として次の２つの方法が述べ
られている。
られている。
【００１５】まず、図８の半導体装置を製造する第１の
製造方法を図９および図１０に示す。
製造方法を図９および図１０に示す。
【００１６】ＭＢＥ法もしくはＭＯＣＶＤ法などによ
り、半絶縁性ＧａＡｓ基板３０１上バッファー層として
アンドープＧａＡｓ層３０２、チャネル層であるアンド
ープＩｎＧａＡｓ層３０３、電子供給層であるｎ型Ａｌ
ＧａＡｓ層３０４、しきい値電圧制御層となる第２のｎ
型ＧａＡｓ層３０７、エッチングストッパ層であるｎ型
ＡｌＧａＡｓ層３０８、コンタクト層である第１のｎ型
ＧａＡｓ層３０９を順次成長する。そしてイオン注入に
より、素子分離を行う（図９（Ａ））。
り、半絶縁性ＧａＡｓ基板３０１上バッファー層として
アンドープＧａＡｓ層３０２、チャネル層であるアンド
ープＩｎＧａＡｓ層３０３、電子供給層であるｎ型Ａｌ
ＧａＡｓ層３０４、しきい値電圧制御層となる第２のｎ
型ＧａＡｓ層３０７、エッチングストッパ層であるｎ型
ＡｌＧａＡｓ層３０８、コンタクト層である第１のｎ型
ＧａＡｓ層３０９を順次成長する。そしてイオン注入に
より、素子分離を行う（図９（Ａ））。
【００１７】次に、基板全面にＳｉＯ2 からなる絶縁膜
３１０を成長した後、リソグラフィーとＲＩＥ技術によ
りゲート開口３１３，３１４を形成する。フォトレジス
トを剥離した後、絶縁膜３１０をマスクとして、第１の
ｎ型ＧａＡｓ３０９をｎ型ＡｌＧａＡｓ層３０８に対し
て選択的にドライエッチングする（図９（Ｂ））。
３１０を成長した後、リソグラフィーとＲＩＥ技術によ
りゲート開口３１３，３１４を形成する。フォトレジス
トを剥離した後、絶縁膜３１０をマスクとして、第１の
ｎ型ＧａＡｓ３０９をｎ型ＡｌＧａＡｓ層３０８に対し
て選択的にドライエッチングする（図９（Ｂ））。
【００１８】次に、表面に絶縁膜を成長させ、ＲＩＥに
より異方性エッチングを行い、側壁絶縁膜３２１を形成
する（図９（Ｃ））。
より異方性エッチングを行い、側壁絶縁膜３２１を形成
する（図９（Ｃ））。
【００１９】次に、Ｄ型ＦＥＴ領域のゲート開口部３１
４をフォトレジスト膜３１１ｂで覆い、Ｅ型ＦＥＴ領域
ののゲート開口部３１３より露出したｎ型ＡｌＧａＡｓ
３０８を除去した後、しきい値制御層であるｎ型ＧａＡ
ｓ３０７をｎ型ＡｌＧａＡｓ層３０４に対して選択的に
ドライエッチングする（図９（Ｄ））。
４をフォトレジスト膜３１１ｂで覆い、Ｅ型ＦＥＴ領域
ののゲート開口部３１３より露出したｎ型ＡｌＧａＡｓ
３０８を除去した後、しきい値制御層であるｎ型ＧａＡ
ｓ３０７をｎ型ＡｌＧａＡｓ層３０４に対して選択的に
ドライエッチングする（図９（Ｄ））。
【００２０】そして、バレル式または平行平板型などの
プラズマ放電を発生する反応容器にて酸素ガスを用いて
ウェハー全面をプラズマ放電する工程（以下、酸素プラ
ズマ、と略す）と、引き続いて、高温（１２０℃）のジ
クロルベンゼンフェノールとアルキルベンゼンスルフォ
ン酸の混合液、メチルエチルケトン、アルコールに順次
潅浸後、水洗処理を実施する工程（以下、塩素を含む高
温有機剥離、と略す）にて、フォトレジスト膜３１１ｂ
を除去する（図１０（Ａ））。
プラズマ放電を発生する反応容器にて酸素ガスを用いて
ウェハー全面をプラズマ放電する工程（以下、酸素プラ
ズマ、と略す）と、引き続いて、高温（１２０℃）のジ
クロルベンゼンフェノールとアルキルベンゼンスルフォ
ン酸の混合液、メチルエチルケトン、アルコールに順次
潅浸後、水洗処理を実施する工程（以下、塩素を含む高
温有機剥離、と略す）にて、フォトレジスト膜３１１ｂ
を除去する（図１０（Ａ））。
【００２１】次に、ゲート電極となるショットキー性の
金属を全面に成膜し、リソグラフィー及びＲＩＥ技術に
より、ゲート電極３１５、３１６を形成する。続いて、
フォトレジストをマスクにして、絶縁膜３１０を開口
し、蒸着リフト法によりソース電極３１７、３１９及び
ドレイン電極３１８、３２０を形成して、半導体装置を
得る（図１０（Ｂ））。
金属を全面に成膜し、リソグラフィー及びＲＩＥ技術に
より、ゲート電極３１５、３１６を形成する。続いて、
フォトレジストをマスクにして、絶縁膜３１０を開口
し、蒸着リフト法によりソース電極３１７、３１９及び
ドレイン電極３１８、３２０を形成して、半導体装置を
得る（図１０（Ｂ））。
【００２２】また、図８の半導体装置を製造する第２の
製造方法を図１１に示す。
製造方法を図１１に示す。
【００２３】上記第１の製造方法と同様に、エピ成長、
ゲート開口、側壁絶縁膜を形成した後、Ｄ型ＦＥＴ領域
のゲート開口３１４をフォトレジスト膜３１１ｂで覆
い、Ｅ型ＦＥＴ領域のゲート開口３１３より露出したｎ
型ＡｌＧａＡｓ３０８をウェットエッチングにより除去
する（図１１（Ａ））。
ゲート開口、側壁絶縁膜を形成した後、Ｄ型ＦＥＴ領域
のゲート開口３１４をフォトレジスト膜３１１ｂで覆
い、Ｅ型ＦＥＴ領域のゲート開口３１３より露出したｎ
型ＡｌＧａＡｓ３０８をウェットエッチングにより除去
する（図１１（Ａ））。
【００２４】次に、メチルエチルケトンを用いてフォト
レジスト膜３１１ｂを除去した後、全面に選択性ドライ
エッチングを行う。そしてＥ型ＦＥＴ領域ではしきい値
制御層のｎ型ＧａＡｓ３０７を電子供給層であるｎ型Ａ
ｌＧａＡｓ層３０４に対して選択的にエッチングし、一
方、Ｄ型ＦＥＴ領域では、ｎ型ＡｌＧａＡｓ層３０８が
マスクとなってエッチングがストップしている（図１１
（Ｂ））。
レジスト膜３１１ｂを除去した後、全面に選択性ドライ
エッチングを行う。そしてＥ型ＦＥＴ領域ではしきい値
制御層のｎ型ＧａＡｓ３０７を電子供給層であるｎ型Ａ
ｌＧａＡｓ層３０４に対して選択的にエッチングし、一
方、Ｄ型ＦＥＴ領域では、ｎ型ＡｌＧａＡｓ層３０８が
マスクとなってエッチングがストップしている（図１１
（Ｂ））。
【００２５】次に、上記第１の製造方法と同様にして、
ゲート電極３１５、３１６、そして、ソース電極３１
７、３１８及びドレイン電極３１９、３２０を形成し
て、半導体装置を得る（図１１（Ｃ））。
ゲート電極３１５、３１６、そして、ソース電極３１
７、３１８及びドレイン電極３１９、３２０を形成し
て、半導体装置を得る（図１１（Ｃ））。
【００２６】
【発明が解決しようとする課題】上述した図６乃至図７
の従来技術では、図７（Ｃ）に示す工程時にＥ型ＦＥＴ
のｎ型ＧａＡｓ層２０７とＤ型ＦＥＴのｎ型ＧａＡｓ層
２０９を同時に等方的選択エッチングする場合、それぞ
れのエッチングされるｎ型ＧａＡｓ層厚が大きく異なる
ため、層厚の薄い方のＦＥＴ領域、上記例ではＤ型ＦＥ
Ｔ領域でのオーバーエッチング量がより多くなり、サイ
ドエッチング量がより多くなってしまう。そのため、エ
ッチングされる層厚の薄い方であるＤ型ＦＥＴはゲート
長が広がり、かつその制御性が悪化する問題がある。
の従来技術では、図７（Ｃ）に示す工程時にＥ型ＦＥＴ
のｎ型ＧａＡｓ層２０７とＤ型ＦＥＴのｎ型ＧａＡｓ層
２０９を同時に等方的選択エッチングする場合、それぞ
れのエッチングされるｎ型ＧａＡｓ層厚が大きく異なる
ため、層厚の薄い方のＦＥＴ領域、上記例ではＤ型ＦＥ
Ｔ領域でのオーバーエッチング量がより多くなり、サイ
ドエッチング量がより多くなってしまう。そのため、エ
ッチングされる層厚の薄い方であるＤ型ＦＥＴはゲート
長が広がり、かつその制御性が悪化する問題がある。
【００２７】さらに、図７（Ｄ）に示す工程時つまり、
ゲート電極を成膜する前に実施する異方性選択性ドライ
エッチングにおいても、エッチングされる膜厚が大きく
異なるため、層厚の薄い方のＦＥＴ領域、上記例ではＥ
型ＦＥＴ領域のオーバーエッチングが多くなり、Ｅ型Ｆ
ＥＴの電子供給層ｎ型ＡｌＧａＡｓ２０４の削れ量が多
くなり、Ｅ型ＦＥＴのＶｔｈが所望の値よりも小さくな
りかつその制御性が悪化する問題がある。
ゲート電極を成膜する前に実施する異方性選択性ドライ
エッチングにおいても、エッチングされる膜厚が大きく
異なるため、層厚の薄い方のＦＥＴ領域、上記例ではＥ
型ＦＥＴ領域のオーバーエッチングが多くなり、Ｅ型Ｆ
ＥＴの電子供給層ｎ型ＡｌＧａＡｓ２０４の削れ量が多
くなり、Ｅ型ＦＥＴのＶｔｈが所望の値よりも小さくな
りかつその制御性が悪化する問題がある。
【００２８】次に、図８乃至図１１の従来技術のうち、
図９乃至図１０に示す第１の製造方法では、Ｅ型ＦＥＴ
領域の第２のｎ型ＧａＡｓ３０７を選択的にドライエッ
チングする際に硬化したフォトレジスト膜３１１ｂを除
去するために酸素プラズマと塩素を含む高温有機剥離を
用いているため、酸素プラズマにてＡｌＧａＡｓ層が酸
化され、塩素を含む高温有機溶剤にてＡｌＧａＡｓ層が
５ｎｍ程度削られる。これにより、Ｅ型及びＤ型ＦＥＴ
のＡｌＧａＡｓ層が目減りして、所望のＶｔｈが得られ
ず、かつＶｔｈの制御性が悪化するという問題がある。
図９乃至図１０に示す第１の製造方法では、Ｅ型ＦＥＴ
領域の第２のｎ型ＧａＡｓ３０７を選択的にドライエッ
チングする際に硬化したフォトレジスト膜３１１ｂを除
去するために酸素プラズマと塩素を含む高温有機剥離を
用いているため、酸素プラズマにてＡｌＧａＡｓ層が酸
化され、塩素を含む高温有機溶剤にてＡｌＧａＡｓ層が
５ｎｍ程度削られる。これにより、Ｅ型及びＤ型ＦＥＴ
のＡｌＧａＡｓ層が目減りして、所望のＶｔｈが得られ
ず、かつＶｔｈの制御性が悪化するという問題がある。
【００２９】また、図８乃至図１１の従来技術のうち、
図１１に示す第２の製造方法では、フォトレジストは硬
化していないためメチルエチルケトンで剥離できるもの
の、全面選択ドライエッチングする時にはＤ型ＦＥＴ領
域のＡｌＧａＡｓ層はプラズマ照射されるため、膜厚が
減少すること及びドライエッチングダメージが生じるこ
とによりＤ型ＦＥＴ領域のみＶｔｈが浅くなり、Ｄ型と
Ｅ型ＦＥＴのＶｔｈの差が所望の値にならないことやＤ
型ＦＥＴのＶｔｈの制御性が悪化するという問題が生じ
る。
図１１に示す第２の製造方法では、フォトレジストは硬
化していないためメチルエチルケトンで剥離できるもの
の、全面選択ドライエッチングする時にはＤ型ＦＥＴ領
域のＡｌＧａＡｓ層はプラズマ照射されるため、膜厚が
減少すること及びドライエッチングダメージが生じるこ
とによりＤ型ＦＥＴ領域のみＶｔｈが浅くなり、Ｄ型と
Ｅ型ＦＥＴのＶｔｈの差が所望の値にならないことやＤ
型ＦＥＴのＶｔｈの制御性が悪化するという問題が生じ
る。
【００３０】本発明の目的は、Ｄ型及びＥ型ＦＥＴのＶ
ｔｈを再現よく所望の値に得られ、その制御性を向上さ
せることである。また、ＦＥＴの高周波特性の重要な要
因であるゲート長の制御を向上させることである。
ｔｈを再現よく所望の値に得られ、その制御性を向上さ
せることである。また、ＦＥＴの高周波特性の重要な要
因であるゲート長の制御を向上させることである。
【００３１】
【課題を解決するための手段】本発明の特徴は、異なる
２つのゲートしきい値電圧を有する半導体装置におい
て、半導体基板上に順次形成されたチャネル層、電子供
給層、第３の半導体層、第２のエッチングストッパ層、
第２の半導体層、第１のエッチングストッパ層、第１の
半導体層を具備し、前記第３の半導体層と前記第２の半
導体層の膜厚が実質的に等しく、かつ前記第２のエッチ
ングストッパ層と前記第１のエッチングストッパ層の膜
厚が実質的に等しい半導体装置にある。ここで、第１の
ゲート電極が前記電子供給層の上面に接し、第２のゲー
ト電極は前記第２のエッチングストッパ層もしくは前記
第３の半導体層の上面に接触していることができる。こ
の場合、前記第１のゲート電極は前記第３の半導体層、
前記第２のエッチングストッパ層、前記第２の半導体
層、前記第１のエッチングストッパ層および前記第１の
半導体層には接触しないように分離されており、前記第
２のゲート電極は前記第２の半導体層、前記第１のエッ
チングストッパ層および前記第１の半導体層には接触し
ないように分離されていることができる。
２つのゲートしきい値電圧を有する半導体装置におい
て、半導体基板上に順次形成されたチャネル層、電子供
給層、第３の半導体層、第２のエッチングストッパ層、
第２の半導体層、第１のエッチングストッパ層、第１の
半導体層を具備し、前記第３の半導体層と前記第２の半
導体層の膜厚が実質的に等しく、かつ前記第２のエッチ
ングストッパ層と前記第１のエッチングストッパ層の膜
厚が実質的に等しい半導体装置にある。ここで、第１の
ゲート電極が前記電子供給層の上面に接し、第２のゲー
ト電極は前記第２のエッチングストッパ層もしくは前記
第３の半導体層の上面に接触していることができる。こ
の場合、前記第１のゲート電極は前記第３の半導体層、
前記第２のエッチングストッパ層、前記第２の半導体
層、前記第１のエッチングストッパ層および前記第１の
半導体層には接触しないように分離されており、前記第
２のゲート電極は前記第２の半導体層、前記第１のエッ
チングストッパ層および前記第１の半導体層には接触し
ないように分離されていることができる。
【００３２】本発明の他の特徴は、半導体基板上にチャ
ネル層、電子供給層、第３の半導体層、第２のエッチン
グストッパ層、前記第３の半導体層と実質的に同じ膜厚
の第２の半導体層、前記第２のエッチングストッパ層と
実質的に同じ膜厚の第１のエッチングストッパ層および
第１の半導体層を順次成長させる工程と、Ｅ型ＦＥＴ領
域およびＤ型ＦＥＴ領域のゲート電極形成予定領域にお
ける前記第１の半導体層を選択的に除去する工程と、前
記Ｅ型ＦＥＴ領域のゲート電極形成予定領域における前
記第１のエッチングストッパ層および前記第２の半導体
層を順次選択的に除去する工程と、前記Ｅ型ＦＥＴ領域
のゲート電極形成予定領域における前記第２のエッチン
グストッパ層と前記Ｄ型ＦＥＴ領域のゲート電極形成予
定領域における前記第１のエッチングストッパ層を同時
に選択的に除去し、かつ、前記Ｅ型ＦＥＴ領域のゲート
電極形成予定領域における前記第３の半導体層と前記Ｄ
型ＦＥＴ領域のゲート電極形成予定領域における前記第
２の半導体層を同時に選択的に除去する工程とを有する
半導体装置の製造方法にある。
ネル層、電子供給層、第３の半導体層、第２のエッチン
グストッパ層、前記第３の半導体層と実質的に同じ膜厚
の第２の半導体層、前記第２のエッチングストッパ層と
実質的に同じ膜厚の第１のエッチングストッパ層および
第１の半導体層を順次成長させる工程と、Ｅ型ＦＥＴ領
域およびＤ型ＦＥＴ領域のゲート電極形成予定領域にお
ける前記第１の半導体層を選択的に除去する工程と、前
記Ｅ型ＦＥＴ領域のゲート電極形成予定領域における前
記第１のエッチングストッパ層および前記第２の半導体
層を順次選択的に除去する工程と、前記Ｅ型ＦＥＴ領域
のゲート電極形成予定領域における前記第２のエッチン
グストッパ層と前記Ｄ型ＦＥＴ領域のゲート電極形成予
定領域における前記第１のエッチングストッパ層を同時
に選択的に除去し、かつ、前記Ｅ型ＦＥＴ領域のゲート
電極形成予定領域における前記第３の半導体層と前記Ｄ
型ＦＥＴ領域のゲート電極形成予定領域における前記第
２の半導体層を同時に選択的に除去する工程とを有する
半導体装置の製造方法にある。
【００３３】または本発明の他の特徴は、半導体基板上
にチャネル層、電子供給層、第３の半導体層、第２のエ
ッチングストッパ層、前記第３の半導体層と実質的に同
じ膜厚の第２の半導体層、前記第２のエッチングストッ
パ層と実質的に同じ膜厚の第１のエッチングストッパ層
および第１の半導体層を順次成長させる工程と、Ｅ型Ｆ
ＥＴ領域およびＤ型ＦＥＴ領域のゲート電極形成予定領
域における前記第１の半導体層を選択的に除去する工程
と、前記Ｅ型ＦＥＴ領域のゲート電極形成予定領域にお
ける前記第１のエッチングストッパ層および前記第２の
半導体層を順次選択的に除去する工程と、前記Ｅ型ＦＥ
Ｔ領域のゲート電極形成予定領域における前記第２のエ
ッチングストッパ層と前記Ｄ型ＦＥＴ領域のゲート電極
形成予定領域における前記第１のエッチングストッパ層
を同時に選択的に除去する工程と、全面に絶縁膜を被着
し、これをエッチバックして、前記Ｅ型ＦＥＴ領域のゲ
ート電極形成予定領域における前記第２のエッチングス
トッパ層、前記第２の半導体層、前記第１のエッチング
ストッパ層および前記第１の半導体層の側面、ならびに
前記Ｄ型ＦＥＴ領域のゲート電極形成予定領域における
前記第１のエッチングストッパ層および前記第１の半導
体層の側面に側壁絶縁膜を形成する工程と、前記Ｅ型Ｆ
ＥＴ領域のゲート電極形成予定領域における前記第３の
半導体層および前記Ｄ型ＦＥＴ領域のゲート電極形成予
定領域における前記第２の半導体層を同時に選択的に除
去する工程とを有する半導体装置の製造方法にある。
にチャネル層、電子供給層、第３の半導体層、第２のエ
ッチングストッパ層、前記第３の半導体層と実質的に同
じ膜厚の第２の半導体層、前記第２のエッチングストッ
パ層と実質的に同じ膜厚の第１のエッチングストッパ層
および第１の半導体層を順次成長させる工程と、Ｅ型Ｆ
ＥＴ領域およびＤ型ＦＥＴ領域のゲート電極形成予定領
域における前記第１の半導体層を選択的に除去する工程
と、前記Ｅ型ＦＥＴ領域のゲート電極形成予定領域にお
ける前記第１のエッチングストッパ層および前記第２の
半導体層を順次選択的に除去する工程と、前記Ｅ型ＦＥ
Ｔ領域のゲート電極形成予定領域における前記第２のエ
ッチングストッパ層と前記Ｄ型ＦＥＴ領域のゲート電極
形成予定領域における前記第１のエッチングストッパ層
を同時に選択的に除去する工程と、全面に絶縁膜を被着
し、これをエッチバックして、前記Ｅ型ＦＥＴ領域のゲ
ート電極形成予定領域における前記第２のエッチングス
トッパ層、前記第２の半導体層、前記第１のエッチング
ストッパ層および前記第１の半導体層の側面、ならびに
前記Ｄ型ＦＥＴ領域のゲート電極形成予定領域における
前記第１のエッチングストッパ層および前記第１の半導
体層の側面に側壁絶縁膜を形成する工程と、前記Ｅ型Ｆ
ＥＴ領域のゲート電極形成予定領域における前記第３の
半導体層および前記Ｄ型ＦＥＴ領域のゲート電極形成予
定領域における前記第２の半導体層を同時に選択的に除
去する工程とを有する半導体装置の製造方法にある。
【００３４】上記製造方法において、前記Ｅ型ＦＥＴ領
域および前記Ｄ型ＦＥＴ領域のゲート電極形成予定領域
における前記第１の半導体層は異方的エッチングで選択
的に除去し、前記Ｅ型ＦＥＴ領域のゲート電極形成予定
領域における前記第２の半導体層は異方的エッチングで
選択的に除去し、前記Ｅ型ＦＥＴ領域のゲート電極形成
予定領域における前記第３の半導体層および前記Ｄ型Ｆ
ＥＴ領域のゲート電極形成予定領域における前記第２の
半導体層は等方的エッチングで選択的に除去することが
できる。あるいは、全ての前記半導体層および前記エッ
チングストッパ層を選択的に除去する際に、等方的エッ
チングを用いることができる。
域および前記Ｄ型ＦＥＴ領域のゲート電極形成予定領域
における前記第１の半導体層は異方的エッチングで選択
的に除去し、前記Ｅ型ＦＥＴ領域のゲート電極形成予定
領域における前記第２の半導体層は異方的エッチングで
選択的に除去し、前記Ｅ型ＦＥＴ領域のゲート電極形成
予定領域における前記第３の半導体層および前記Ｄ型Ｆ
ＥＴ領域のゲート電極形成予定領域における前記第２の
半導体層は等方的エッチングで選択的に除去することが
できる。あるいは、全ての前記半導体層および前記エッ
チングストッパ層を選択的に除去する際に、等方的エッ
チングを用いることができる。
【００３５】さらに上記半導体装置もしくは上記半導体
装置の製造方法において、前記第３の半導体層と前記第
２の半導体層の膜厚、および前記第２のエッチングスト
ッパ層と前記第１のエッチングストッパ層の膜厚が実質
的に等しいとは、本発明の効果が得られる範囲内に等し
いことであり、具体的には前記第２の半導体層の膜厚は
前記第３の半導体層の膜厚の１２０％以下で８０％以上
であり、前記第１のエッチングストッパ層の膜厚は前記
第２のエッチングストッパ層の膜厚の１２０％以下で８
０％以上であることが好ましい。これは、エッチングス
トッパ層の場合、上記範囲を超えたときにはドライエッ
チング後の酸素プラズマ及び塩素を含む有機溶剤により
厚い方のエッチングストッパ層が完全に除去されず次の
ＧａＡｓ層にエッチングに支障をきたして所望のＶｔｈ
が得られないからである。また、半導体層（ＧａＡｓ
層）の場合、上記範囲を超えたときにはＧａＡｓ層のオ
ーバーエッチングが多くなり、ＧａＡｓ層の膜厚が薄い
方のＦＥＴのＡｌＧａＡｓ層が薄くなり、やはり所望の
Ｖｔｈが得られないからである。
装置の製造方法において、前記第３の半導体層と前記第
２の半導体層の膜厚、および前記第２のエッチングスト
ッパ層と前記第１のエッチングストッパ層の膜厚が実質
的に等しいとは、本発明の効果が得られる範囲内に等し
いことであり、具体的には前記第２の半導体層の膜厚は
前記第３の半導体層の膜厚の１２０％以下で８０％以上
であり、前記第１のエッチングストッパ層の膜厚は前記
第２のエッチングストッパ層の膜厚の１２０％以下で８
０％以上であることが好ましい。これは、エッチングス
トッパ層の場合、上記範囲を超えたときにはドライエッ
チング後の酸素プラズマ及び塩素を含む有機溶剤により
厚い方のエッチングストッパ層が完全に除去されず次の
ＧａＡｓ層にエッチングに支障をきたして所望のＶｔｈ
が得られないからである。また、半導体層（ＧａＡｓ
層）の場合、上記範囲を超えたときにはＧａＡｓ層のオ
ーバーエッチングが多くなり、ＧａＡｓ層の膜厚が薄い
方のＦＥＴのＡｌＧａＡｓ層が薄くなり、やはり所望の
Ｖｔｈが得られないからである。
【００３６】このような本発明によれば、第２と第３の
半導体層を同時にかつ最小の時間でエッチングでき、か
つそのエッチング直後にゲート電極を形成するため、Ｅ
型及びＤ型ＦＥＴのＶｔｈが再現よく所望の値が得ら
れ、その制御性が向上できる。さらにＦＥＴの高周波特
性の重要な要因であるゲート長の制御が向上できる。
半導体層を同時にかつ最小の時間でエッチングでき、か
つそのエッチング直後にゲート電極を形成するため、Ｅ
型及びＤ型ＦＥＴのＶｔｈが再現よく所望の値が得ら
れ、その制御性が向上できる。さらにＦＥＴの高周波特
性の重要な要因であるゲート長の制御が向上できる。
【００３７】
【発明の実施の形態】以下図面を参照して本発明を詳細
に説明する。
に説明する。
【００３８】図１は本発明の第１の実施の形態の異なる
２つのゲートしきい値電圧を有する、すなわちＥ型ＦＥ
ＴとＤ型ＦＥＴとを有する化合物半導体を示す断面図で
ある。
２つのゲートしきい値電圧を有する、すなわちＥ型ＦＥ
ＴとＤ型ＦＥＴとを有する化合物半導体を示す断面図で
ある。
【００３９】半絶縁性ＧａＡｓ基板１０１上にエピタキ
シャル成長により、バッファ層として厚さ４００ｎｍの
アンドープＧａＡｓ層１０２、チャネル層として厚さ１
５ｎｍのアンドープＩｎ0.15Ｇａ0.85Ａｓ層１０３、電
子供給層として厚さ１５ｎｍのｎ型Ａｌ0.2 Ｇａ0.8 Ａ
ｓ層１０４、第３のＧａＡｓ層（第３の半導体層）とし
て厚さ１２ｎｍのｎ型ＧａＡｓ層１０５、第２のエッチ
ングストッパ層として厚さ３ｎｍのｎ型Ａｌ0.2 Ｇａ
0.8 Ａｓ層１０６、第２のＧａＡｓ層（第２の半導体
層）として厚さが１２ｎｍのｎ型ＧａＡｓ層１０７、第
１のエッチングストッパ層として厚さ３ｎｍのｎ型Ａｌ
0.2 Ｇａ0.8 Ａｓ層１０８、コンタクト層つまり第１の
ＧａＡｓ層（第１の半導体層）として厚さ８０ｎｍのｎ
型ＧａＡｓ層１０９が順次形成されている。
シャル成長により、バッファ層として厚さ４００ｎｍの
アンドープＧａＡｓ層１０２、チャネル層として厚さ１
５ｎｍのアンドープＩｎ0.15Ｇａ0.85Ａｓ層１０３、電
子供給層として厚さ１５ｎｍのｎ型Ａｌ0.2 Ｇａ0.8 Ａ
ｓ層１０４、第３のＧａＡｓ層（第３の半導体層）とし
て厚さ１２ｎｍのｎ型ＧａＡｓ層１０５、第２のエッチ
ングストッパ層として厚さ３ｎｍのｎ型Ａｌ0.2 Ｇａ
0.8 Ａｓ層１０６、第２のＧａＡｓ層（第２の半導体
層）として厚さが１２ｎｍのｎ型ＧａＡｓ層１０７、第
１のエッチングストッパ層として厚さ３ｎｍのｎ型Ａｌ
0.2 Ｇａ0.8 Ａｓ層１０８、コンタクト層つまり第１の
ＧａＡｓ層（第１の半導体層）として厚さ８０ｎｍのｎ
型ＧａＡｓ層１０９が順次形成されている。
【００４０】この実施の形態では最も好ましい例とし
て、第１のエッチングストッパ層１０８と第２のエッチ
ングストッパ層１０６の厚さが等しくかつ、第２のＧａ
Ａｓ層１０７と第３のＧａＡｓ層１０５の厚さが等しく
なるようになっている。
て、第１のエッチングストッパ層１０８と第２のエッチ
ングストッパ層１０６の厚さが等しくかつ、第２のＧａ
Ａｓ層１０７と第３のＧａＡｓ層１０５の厚さが等しく
なるようになっている。
【００４１】しかし前述したように、第２のＧａＡｓ層
１０７の膜厚は、第３のＧａＡｓ層１０５の膜厚１２ｎ
ｍの１２０％以下で８０％以上の範囲、すなわち１．４
４ｎｍ〜９．６ｎｍの範囲内であればよい。
１０７の膜厚は、第３のＧａＡｓ層１０５の膜厚１２ｎ
ｍの１２０％以下で８０％以上の範囲、すなわち１．４
４ｎｍ〜９．６ｎｍの範囲内であればよい。
【００４２】同様に、第１のエッチングストッパ層１０
８の膜厚は、第２のエッチングストッパ層１０６の膜厚
３ｎｍの１２０％以下で８０％以上の範囲、すなわち
３．６ｎｍ〜２．４ｎｍの範囲内であればよい。
８の膜厚は、第２のエッチングストッパ層１０６の膜厚
３ｎｍの１２０％以下で８０％以上の範囲、すなわち
３．６ｎｍ〜２．４ｎｍの範囲内であればよい。
【００４３】また各ｎ型層のドナー濃度は２×１０18cm
-3である。さらに、ｎ型ＧａＡｓ層１０９から各エピタ
キシャル層１０８〜１０２を貫通して基板１０１の内部
に達する素子分離領域１１２が形成されている。この素
子分離領域１１２はＥ型ＦＥＴ領域とＤ型ＦＥＴ領域を
それぞれ取り囲み、たがいに分離している。
-3である。さらに、ｎ型ＧａＡｓ層１０９から各エピタ
キシャル層１０８〜１０２を貫通して基板１０１の内部
に達する素子分離領域１１２が形成されている。この素
子分離領域１１２はＥ型ＦＥＴ領域とＤ型ＦＥＴ領域を
それぞれ取り囲み、たがいに分離している。
【００４４】そして、Ｅ型ＦＥＴではショットキー性の
ゲート電極１１５が電子供給層１０４と接触し、Ｄ型Ｆ
ＥＴではショットキー性のゲート電極１１６が第２のエ
ッチングストッパ層１０６と接触している。ゲート電極
にはタングステンシリサイド（ＷＳｉ）１００ｎｍ、タ
ングステン（Ｗ）２５０ｎｍを用いたが、ショットキー
性を持つものであればどのような金属でも構わない。ま
た、Ｅ型およびＤ型ＦＥＴ領域の第１のＧａＡｓ層１０
９には、金・ ゲルマニウム・ニッケル（Ａｕ・Ｇｅ・
Ｎｉ）の合金からなるオーム性のソース電極１１７，１
１９とドレイン電極１１８，１２０がそれぞれ接続して
設けられている。また、ＧａＡｓコンタクト層１０９上
にはＳｉＯ2 からなる厚さ３００ｎｍの絶縁膜１１０が
覆われている。
ゲート電極１１５が電子供給層１０４と接触し、Ｄ型Ｆ
ＥＴではショットキー性のゲート電極１１６が第２のエ
ッチングストッパ層１０６と接触している。ゲート電極
にはタングステンシリサイド（ＷＳｉ）１００ｎｍ、タ
ングステン（Ｗ）２５０ｎｍを用いたが、ショットキー
性を持つものであればどのような金属でも構わない。ま
た、Ｅ型およびＤ型ＦＥＴ領域の第１のＧａＡｓ層１０
９には、金・ ゲルマニウム・ニッケル（Ａｕ・Ｇｅ・
Ｎｉ）の合金からなるオーム性のソース電極１１７，１
１９とドレイン電極１１８，１２０がそれぞれ接続して
設けられている。また、ＧａＡｓコンタクト層１０９上
にはＳｉＯ2 からなる厚さ３００ｎｍの絶縁膜１１０が
覆われている。
【００４５】次に本発明の第１の実施の形態の製造方法
として、図１の半導体装置を製造する方法を図２乃至図
３を参照して説明する。
として、図１の半導体装置を製造する方法を図２乃至図
３を参照して説明する。
【００４６】まず、半絶縁性ＧａＡｓ基板１０１上に、
ＭＢＥまたはＭＯＣＶＤ法を用いてバッファ層１０２、
チャネル層１０３、電子供給層１０４、第３のＧａＡｓ
層１０５、第２のエッチングストッパ層１０６、第２の
ＧａＡｓ層１０７、第１のエッチングストッパ層１０
８、第１のＧａＡｓ層１０９を順次エピタキシャル成長
させる。各層の組成、膜厚及び不純物濃度は図１に関連
して説明した通りである。その後、素子領域上を厚さ２
μｍのフォトレジスト膜１１１ａで覆ってイオン注入を
行い、素子分離領域１１２を形成させて素子分離を行う
（図２（Ａ））。この際のイオン注入条件は、注入イオ
ン：ホウ素イオン（Ｂ+ ）、加速エネルギー：２００ｋ
ｅＶ、注入ドーズ：５×１０13ｃｍ-3である。この後、
フォトレジスト膜１１１ａを除去する。
ＭＢＥまたはＭＯＣＶＤ法を用いてバッファ層１０２、
チャネル層１０３、電子供給層１０４、第３のＧａＡｓ
層１０５、第２のエッチングストッパ層１０６、第２の
ＧａＡｓ層１０７、第１のエッチングストッパ層１０
８、第１のＧａＡｓ層１０９を順次エピタキシャル成長
させる。各層の組成、膜厚及び不純物濃度は図１に関連
して説明した通りである。その後、素子領域上を厚さ２
μｍのフォトレジスト膜１１１ａで覆ってイオン注入を
行い、素子分離領域１１２を形成させて素子分離を行う
（図２（Ａ））。この際のイオン注入条件は、注入イオ
ン：ホウ素イオン（Ｂ+ ）、加速エネルギー：２００ｋ
ｅＶ、注入ドーズ：５×１０13ｃｍ-3である。この後、
フォトレジスト膜１１１ａを除去する。
【００４７】次に、第１のＧａＡｓ層１０９上にＳｉＯ
2 からなる厚さ３００ｎｍの絶縁膜１１０を成長させ、
リソグラフィー技術を用いてフォトレジスト膜パターン
を形成後、ＲＩＥ装置にて、四フッ化炭素（ＣＦ4 ）と
フルオロハイドロカーボンン（ＣＨＦ3 ）とアルゴン
（Ａｒ）の混合ガスを用いたドライエッチングによりＥ
型とＤ型ＦＥＴ領域にゲート開口部１１３、１１４を形
成する。その後、フォトレジスト膜を除去する（図２
（Ｂ））。
2 からなる厚さ３００ｎｍの絶縁膜１１０を成長させ、
リソグラフィー技術を用いてフォトレジスト膜パターン
を形成後、ＲＩＥ装置にて、四フッ化炭素（ＣＦ4 ）と
フルオロハイドロカーボンン（ＣＨＦ3 ）とアルゴン
（Ａｒ）の混合ガスを用いたドライエッチングによりＥ
型とＤ型ＦＥＴ領域にゲート開口部１１３、１１４を形
成する。その後、フォトレジスト膜を除去する（図２
（Ｂ））。
【００４８】次に、電子サイクロトロン共鳴（ＥＣＲ）
装置にて、四塩化珪素（ＳｉＣｌ4）と四フッ化炭素
（ＣＦ4 ）ガスの混合ガスを１：１の流量比で、圧力
０．５Ｐａの条件にて、ゲート開口１１３、１１４を有
する絶縁膜１１０をマスクとして、第１のエッチングス
トップ層１０８に対して選択的にかつ異方的に、第１の
ＧａＡｓ層１０９をドライエッチングする（図２
（Ｃ））。
装置にて、四塩化珪素（ＳｉＣｌ4）と四フッ化炭素
（ＣＦ4 ）ガスの混合ガスを１：１の流量比で、圧力
０．５Ｐａの条件にて、ゲート開口１１３、１１４を有
する絶縁膜１１０をマスクとして、第１のエッチングス
トップ層１０８に対して選択的にかつ異方的に、第１の
ＧａＡｓ層１０９をドライエッチングする（図２
（Ｃ））。
【００４９】このエッチング条件としては、ＧａＡｓと
ＡｌＧａＡｓの選択比が１００以上が実現でき、かつ異
方的にエッチングできるものであれば上記以外の条件で
も構わない。たとえば、ＥＣＲ装置やＲＩＥ装置などに
て塩素とフッ素を含む混合ガス（三塩化ホウ素（ＢＣｌ
3 ）と六フッ化硫黄（ＳＦ6 ）、塩素（Ｃｌ2 ）＋ＳＦ
6 、ＳｉＣｌ4 ＋ＳＦ6 、ＢＣｌ3 ＋三フッ化窒素（Ｎ
Ｆ3 ）、ＳｉＣｌ4 ＋四フッ化珪素（ＳｉＦ4 ）ガスな
ど）を用いることにより、実現可能である。
ＡｌＧａＡｓの選択比が１００以上が実現でき、かつ異
方的にエッチングできるものであれば上記以外の条件で
も構わない。たとえば、ＥＣＲ装置やＲＩＥ装置などに
て塩素とフッ素を含む混合ガス（三塩化ホウ素（ＢＣｌ
3 ）と六フッ化硫黄（ＳＦ6 ）、塩素（Ｃｌ2 ）＋ＳＦ
6 、ＳｉＣｌ4 ＋ＳＦ6 、ＢＣｌ3 ＋三フッ化窒素（Ｎ
Ｆ3 ）、ＳｉＣｌ4 ＋四フッ化珪素（ＳｉＦ4 ）ガスな
ど）を用いることにより、実現可能である。
【００５０】次に、２５℃の塩酸水溶液（ＨＣｌとＨ2
Ｏの比率を１：１）にてディップして、エッチングスト
ッパ表面に付着したフッ化アルミニウム（ＡｌＦ3 ）を
除去した後、Ｄ型ＦＥＴ領域のゲート開口１１４をフォ
トレジスト膜１１１ｂで覆い、Ｅ型ＦＥＴ領域の露出す
る第１のエッチングストッパ層１０８をリン酸と過酸化
水素水の混合水溶液にて除去し、第２のＧａＡｓ層１０
７の表面を露出する。そして、第２のエッチングストッ
プ層１０６に対して選択的にかつ異方的に、第２のＧａ
Ａｓ層１０７をドライエッチングする（図２（Ｄ））。
Ｏの比率を１：１）にてディップして、エッチングスト
ッパ表面に付着したフッ化アルミニウム（ＡｌＦ3 ）を
除去した後、Ｄ型ＦＥＴ領域のゲート開口１１４をフォ
トレジスト膜１１１ｂで覆い、Ｅ型ＦＥＴ領域の露出す
る第１のエッチングストッパ層１０８をリン酸と過酸化
水素水の混合水溶液にて除去し、第２のＧａＡｓ層１０
７の表面を露出する。そして、第２のエッチングストッ
プ層１０６に対して選択的にかつ異方的に、第２のＧａ
Ａｓ層１０７をドライエッチングする（図２（Ｄ））。
【００５１】次に、エッチングストッパ表面に付着した
ＡｌＦ3 を塩酸水溶液にて除去した後、酸素プラズマ及
び塩素を含む高温有機剥離により、フォトレジスト膜１
１１ｂを除去する。この工程により、ゲート開口内のｎ
型ＡｌＧａＡｓ層、つまりＥ型ＦＥＴ領域では第２のエ
ッチングストッパ層１０６及びＤ型ＦＥＴ領域では第１
のエッチングストッパ層１０８が除去され、清浄なＧａ
Ａｓ面１０５、１０７を露出される。なお、エッチング
ストッパ層が１ｎｍ以上１０ｎｍ以下の厚さであれば、
上記選択ドライエッチングにてストッパ層を貫通するこ
となくエッチングが可能であり、かつ酸素プラズマ及び
塩素を含む有機溶剤によりエッチングストッパ層が除去
される（図３（Ａ））。
ＡｌＦ3 を塩酸水溶液にて除去した後、酸素プラズマ及
び塩素を含む高温有機剥離により、フォトレジスト膜１
１１ｂを除去する。この工程により、ゲート開口内のｎ
型ＡｌＧａＡｓ層、つまりＥ型ＦＥＴ領域では第２のエ
ッチングストッパ層１０６及びＤ型ＦＥＴ領域では第１
のエッチングストッパ層１０８が除去され、清浄なＧａ
Ａｓ面１０５、１０７を露出される。なお、エッチング
ストッパ層が１ｎｍ以上１０ｎｍ以下の厚さであれば、
上記選択ドライエッチングにてストッパ層を貫通するこ
となくエッチングが可能であり、かつ酸素プラズマ及び
塩素を含む有機溶剤によりエッチングストッパ層が除去
される（図３（Ａ））。
【００５２】次に、Ｅ型ＦＥＴ領域では第３のＧａＡｓ
層１０５を電子供給層１０４に対して、Ｄ型ＦＥＴ領域
では第２のＧａＡｓ層１０７を第２のエッチングストッ
パ層１０６に対して選択的かつ異方的にドライエッチン
グする。ここで、第３のＧａＡｓ層１０５と第２のＧａ
Ａｓ層１０７の厚さは同じであるため、オーバーエッチ
ングの時間が短縮化され、ＡｌＧａＡｓ層の削れ量を小
さくすることができる（図３（Ｂ））。
層１０５を電子供給層１０４に対して、Ｄ型ＦＥＴ領域
では第２のＧａＡｓ層１０７を第２のエッチングストッ
パ層１０６に対して選択的かつ異方的にドライエッチン
グする。ここで、第３のＧａＡｓ層１０５と第２のＧａ
Ａｓ層１０７の厚さは同じであるため、オーバーエッチ
ングの時間が短縮化され、ＡｌＧａＡｓ層の削れ量を小
さくすることができる（図３（Ｂ））。
【００５３】次に、ＡｌＧａＡｓ表面に付着したＡｌＦ
3 を塩酸水溶液にて除去して、清浄なＡｌＧａＡｓ面を
露出した後、ＷＳｉ、Ｗをそれぞれ１００ｎｍ、２５０
ｎｍの厚さで順次成膜した後、リソグラフィー技術とド
ライエッチング技術を用いて、Ｔ型形状のショットキー
性ゲート電極１１５、１１６を形成する（図３
（Ｃ））。
3 を塩酸水溶液にて除去して、清浄なＡｌＧａＡｓ面を
露出した後、ＷＳｉ、Ｗをそれぞれ１００ｎｍ、２５０
ｎｍの厚さで順次成膜した後、リソグラフィー技術とド
ライエッチング技術を用いて、Ｔ型形状のショットキー
性ゲート電極１１５、１１６を形成する（図３
（Ｃ））。
【００５４】次に、オーミック性電極を形成するため
に、フォトレジスト膜をマスクとして絶縁膜１１０にバ
ッファドフッ酸を用いて開口を設け、蒸着、リフトオ
フ、その後のアロイ処理により、ＡｕＧｅＮｉからなる
ソース電極１１７，１１９およびドレイン電極１１８，
１２０を形成して、図１の半導体装置が得られる（図３
（Ｄ））。
に、フォトレジスト膜をマスクとして絶縁膜１１０にバ
ッファドフッ酸を用いて開口を設け、蒸着、リフトオ
フ、その後のアロイ処理により、ＡｕＧｅＮｉからなる
ソース電極１１７，１１９およびドレイン電極１１８，
１２０を形成して、図１の半導体装置が得られる（図３
（Ｄ））。
【００５５】このような製造方法により得られた、ゲー
ト長０．４μｍのＥ型およびＤ型ＦＥＴの特性（Ｖｔｈ
の平均値、ウェハー面内標準偏差（σＶｔｈ）、５枚の
ウェハー間標準偏差（σＶｔｈ）、ゲート・ドレイン間
逆耐圧ＢＶｇｄ、電流利得遮断周波数ｆｔ）は表１のよ
うになり、Ｖｔｈの制御性がよいことがわかる。
ト長０．４μｍのＥ型およびＤ型ＦＥＴの特性（Ｖｔｈ
の平均値、ウェハー面内標準偏差（σＶｔｈ）、５枚の
ウェハー間標準偏差（σＶｔｈ）、ゲート・ドレイン間
逆耐圧ＢＶｇｄ、電流利得遮断周波数ｆｔ）は表１のよ
うになり、Ｖｔｈの制御性がよいことがわかる。
【００５６】
【表１】
【００５７】なお、上記実施の形態では、半導体層とし
てＧａＡｓ層、エッチングストッパ層と電子供給層とし
てＡｌＧａＡｓ層、チャネル層としてＩｎＧａＡｓ層を
用いたが、それぞれの役割を果たすものであればどのよ
うな化合物半導体層、化合物の組成比、ドナー濃度を用
いても構わない。
てＧａＡｓ層、エッチングストッパ層と電子供給層とし
てＡｌＧａＡｓ層、チャネル層としてＩｎＧａＡｓ層を
用いたが、それぞれの役割を果たすものであればどのよ
うな化合物半導体層、化合物の組成比、ドナー濃度を用
いても構わない。
【００５８】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００５９】尚、第２の実施の形態を示す図４乃至図５
において、先の図１乃至図３と同一もしくは類似の箇所
は同じ符号を付してあるから重複する説明は省略する。
において、先の図１乃至図３と同一もしくは類似の箇所
は同じ符号を付してあるから重複する説明は省略する。
【００６０】図４を参照すると第２の実施の形態の化合
物半導体装置は、図１と同様に、半絶縁性ＧａＡｓ基板
の半導体基板１０１上に、バッファ層１０２、チャネル
層１０３、電子供給層１０４、第３の半導体層１０５、
第２のエッチングストッパ層１０６、第２の半導体層１
０７、第１のエッチングストッパ層１０８、第１の半導
体層１０９が形成されており、かつ、第１のエッチング
ストッパ層１０８と第２のエッチングストッパ層１０６
の厚さが実質的に等しくかつ、第２の半導体層１０７と
第３の半導体層１０５の厚さが実質的に等しくなるよう
に形成されている。
物半導体装置は、図１と同様に、半絶縁性ＧａＡｓ基板
の半導体基板１０１上に、バッファ層１０２、チャネル
層１０３、電子供給層１０４、第３の半導体層１０５、
第２のエッチングストッパ層１０６、第２の半導体層１
０７、第１のエッチングストッパ層１０８、第１の半導
体層１０９が形成されており、かつ、第１のエッチング
ストッパ層１０８と第２のエッチングストッパ層１０６
の厚さが実質的に等しくかつ、第２の半導体層１０７と
第３の半導体層１０５の厚さが実質的に等しくなるよう
に形成されている。
【００６１】この第２の実施の形態では、Ｅ型ＦＥＴで
はショットキー性のゲート電極１１５が電子供給層１０
４と接触し、かつ、第３の半導体層１０５、第２のエッ
チングストッパ層１０６、第２の半導体層１０７、第１
のエッチングストッパ層１０８および第１の半導体層１
０９とは接触しない構造になっている。
はショットキー性のゲート電極１１５が電子供給層１０
４と接触し、かつ、第３の半導体層１０５、第２のエッ
チングストッパ層１０６、第２の半導体層１０７、第１
のエッチングストッパ層１０８および第１の半導体層１
０９とは接触しない構造になっている。
【００６２】Ｄ型ＦＥＴではショットキー性のゲート電
極１１６が第２のエッチングストッパ層１０６と接触
し、かつ、第２の半導体層１０７、第１のエッチングス
トッパ層１０８および第１の半導体層１０９とは接触し
ない構造になっている。
極１１６が第２のエッチングストッパ層１０６と接触
し、かつ、第２の半導体層１０７、第１のエッチングス
トッパ層１０８および第１の半導体層１０９とは接触し
ない構造になっている。
【００６３】そして図１と同様に、Ｅ型及びＤ型ＦＥＴ
にはオーム性のソース電極１１７，１１９とドレイン電
極１１８，１２０が設けられている。
にはオーム性のソース電極１１７，１１９とドレイン電
極１１８，１２０が設けられている。
【００６４】次に本発明の第２の実施の形態の製造方法
として、図４の半導体装置を製造する方法を図５を参照
して説明する。
として、図４の半導体装置を製造する方法を図５を参照
して説明する。
【００６５】まず先の実施の形態と同様にして、Ｅ型Ｆ
ＥＴ領域においては第２のエッチングストッパー層１０
６に対して、選択的にかつ異方的に、第２のＧａＡｓ層
（第２の半導体層）１０７をドライエッチングした後、
塩酸水溶液ディップ、酸素プラズマ及び塩素を含む高温
有機剥離処理を施してＥ型ＦＥＴ領域においては第２の
エッチングストッパ層１０６、Ｄ型ＦＥＴ領域において
は第１のエッチングストッパ層１０８を選択的に除去す
ることにより、Ｅ型ＦＥＴ領域では第３のＧａＡｓ層
（第３の半導体層）１０５、Ｄ型ＦＥＴ領域では第２の
ＧａＡｓ層１０７を選択的に露出する（図５（Ａ））。
ＥＴ領域においては第２のエッチングストッパー層１０
６に対して、選択的にかつ異方的に、第２のＧａＡｓ層
（第２の半導体層）１０７をドライエッチングした後、
塩酸水溶液ディップ、酸素プラズマ及び塩素を含む高温
有機剥離処理を施してＥ型ＦＥＴ領域においては第２の
エッチングストッパ層１０６、Ｄ型ＦＥＴ領域において
は第１のエッチングストッパ層１０８を選択的に除去す
ることにより、Ｅ型ＦＥＴ領域では第３のＧａＡｓ層
（第３の半導体層）１０５、Ｄ型ＦＥＴ領域では第２の
ＧａＡｓ層１０７を選択的に露出する（図５（Ａ））。
【００６６】次に、全面にＳｉＯ2 からなる厚さ１００
ｎｍの絶縁膜１２１を成膜した後、ＳＦ6 またはＣ
Ｆ4 、ＣＨＦ3 ガスなどを用いたＲＩＥにより全面を異
方的にドライエッチングして、Ｅ型ＦＥＴ領域ではゲー
ト開口部１１３の絶縁膜１１０、第１のＧａＡｓ層（第
１の半導体層）１０９、第１のエッチングストッパ層１
０８、第２のＧａＡｓ層（第２の半導体層）１０７およ
び第２のエッチングストッパ層１０６の側面に、Ｄ型Ｆ
ＥＴ領域ではゲート開口部１１４の絶縁膜１１０、第１
のＧａＡｓ層（第１の半導体層）１０９および第１のエ
ッチングストッパ層１０８の側面に側壁絶縁１２１膜を
形成する（図５（Ｂ））。
ｎｍの絶縁膜１２１を成膜した後、ＳＦ6 またはＣ
Ｆ4 、ＣＨＦ3 ガスなどを用いたＲＩＥにより全面を異
方的にドライエッチングして、Ｅ型ＦＥＴ領域ではゲー
ト開口部１１３の絶縁膜１１０、第１のＧａＡｓ層（第
１の半導体層）１０９、第１のエッチングストッパ層１
０８、第２のＧａＡｓ層（第２の半導体層）１０７およ
び第２のエッチングストッパ層１０６の側面に、Ｄ型Ｆ
ＥＴ領域ではゲート開口部１１４の絶縁膜１１０、第１
のＧａＡｓ層（第１の半導体層）１０９および第１のエ
ッチングストッパ層１０８の側面に側壁絶縁１２１膜を
形成する（図５（Ｂ））。
【００６７】次に、Ｅ型ＦＥＴ領域では第３のＧａＡｓ
層１０５を電子供給層１０４に対して、Ｄ型ＦＥＴ領域
では第２のＧａＡｓ層１０７を第２のエッチングストッ
パ層１０６に対して選択的かつ等方的にドライエッチン
グして、サイドエッチングを生じさせる（図５
（Ｃ））。ここで、選択性等方性ドライエッチング条件
としては、ＥＣＲ装置にて、ＢＣｌ3 とＳＦ6 の混合ガ
スを３：１の流量比にて、圧力１Ｐａ、マイクロ波パワ
ー１００Ｗを用いた。
層１０５を電子供給層１０４に対して、Ｄ型ＦＥＴ領域
では第２のＧａＡｓ層１０７を第２のエッチングストッ
パ層１０６に対して選択的かつ等方的にドライエッチン
グして、サイドエッチングを生じさせる（図５
（Ｃ））。ここで、選択性等方性ドライエッチング条件
としては、ＥＣＲ装置にて、ＢＣｌ3 とＳＦ6 の混合ガ
スを３：１の流量比にて、圧力１Ｐａ、マイクロ波パワ
ー１００Ｗを用いた。
【００６８】そして、ショットキー性ゲート電極１１
５、１１６、ならびにオーミック性ソース電極１１７，
１１９およびオーミック性ドレイン電極１１８，１２０
を形成して、本実施の形態の半導体装置が得られる（図
５（Ｄ））。
５、１１６、ならびにオーミック性ソース電極１１７，
１１９およびオーミック性ドレイン電極１１８，１２０
を形成して、本実施の形態の半導体装置が得られる（図
５（Ｄ））。
【００６９】上記側壁絶縁膜１２１と第３，第２の半導
体層１０５，１０７のサイドエッチングとにより、Ｅ型
ＦＥＴのゲート電極１１５が第３の半導体層１０５、第
２のエッチングストッパ層１０６、第２の半導体層１０
７、第１のエッチングストッパ層１０８および第１の半
導体層１０９とは接触しない構造となり、Ｄ型ＦＥＴの
ゲート電極１１６が第２の半導体層１０７、第１のエッ
チングストッパ層１０８および第１の半導体層１０９と
は接触しない構造になる。
体層１０５，１０７のサイドエッチングとにより、Ｅ型
ＦＥＴのゲート電極１１５が第３の半導体層１０５、第
２のエッチングストッパ層１０６、第２の半導体層１０
７、第１のエッチングストッパ層１０８および第１の半
導体層１０９とは接触しない構造となり、Ｄ型ＦＥＴの
ゲート電極１１６が第２の半導体層１０７、第１のエッ
チングストッパ層１０８および第１の半導体層１０９と
は接触しない構造になる。
【００７０】なお、上記の第２の実施の形態の製造方法
では、Ｅ型ＦＥＴ領域の第２の半導体層をエッチングし
た後に側壁絶縁膜を形成しているが、第１の半導体層を
エッチングした後に側壁絶縁膜を形成し、Ｅ型ＦＥＴ領
域の第２の半導体層１０７を等方的にエッチングし、次
に、Ｅ型ＦＥＴ領域では第３の半導体層１０５を、Ｄ型
ＦＥＴ領域では第２の半導体層１０７を等方的にドライ
エッチングしても構わない。
では、Ｅ型ＦＥＴ領域の第２の半導体層をエッチングし
た後に側壁絶縁膜を形成しているが、第１の半導体層を
エッチングした後に側壁絶縁膜を形成し、Ｅ型ＦＥＴ領
域の第２の半導体層１０７を等方的にエッチングし、次
に、Ｅ型ＦＥＴ領域では第３の半導体層１０５を、Ｄ型
ＦＥＴ領域では第２の半導体層１０７を等方的にドライ
エッチングしても構わない。
【００７１】また、第１の半導体層１０９をエッチング
し、Ｅ型ＦＥＴ領域の第２の半導体層１０７をエッチン
グし、次に、Ｅ型ＦＥＴ領域では第３の半導体層１０５
を、Ｄ型ＦＥＴ領域では第２の半導体層１０７をエッチ
ングした後に側壁絶縁膜を形成した後にゲート電極を形
成しても構わない。
し、Ｅ型ＦＥＴ領域の第２の半導体層１０７をエッチン
グし、次に、Ｅ型ＦＥＴ領域では第３の半導体層１０５
を、Ｄ型ＦＥＴ領域では第２の半導体層１０７をエッチ
ングした後に側壁絶縁膜を形成した後にゲート電極を形
成しても構わない。
【００７２】この第２の実施の形態では、第１のＧａＡ
ｓ層とゲート電極間に絶縁膜が挿入されているため、ゲ
ート周囲の寄生容量Ｃｐがより小さくなり、例えばＦＥ
Ｔの電流利得遮断周波数ｆｔが増大する。さらに、ゲー
ト電極とＧａＡｓ層との接触面積が小さくなるため、ゲ
ート電流のリークがより小さくなってゲート耐圧がより
大きくなるという利点がある。
ｓ層とゲート電極間に絶縁膜が挿入されているため、ゲ
ート周囲の寄生容量Ｃｐがより小さくなり、例えばＦＥ
Ｔの電流利得遮断周波数ｆｔが増大する。さらに、ゲー
ト電極とＧａＡｓ層との接触面積が小さくなるため、ゲ
ート電流のリークがより小さくなってゲート耐圧がより
大きくなるという利点がある。
【００７３】このような製造方法により得られた、ゲー
ト長０．３μｍのＥ型及びＤ型ＦＥＴの特性（Ｖｔｈの
平均値、ウェハー面内標準偏差（σＶｔｈ）、５枚のウ
ェハー間標準偏差（σＶｔｈ）、ゲート・ドレイン間逆
耐圧ＢＶｇｄ、電流利得遮断周波数ｆｔ）は表２のよう
になった。
ト長０．３μｍのＥ型及びＤ型ＦＥＴの特性（Ｖｔｈの
平均値、ウェハー面内標準偏差（σＶｔｈ）、５枚のウ
ェハー間標準偏差（σＶｔｈ）、ゲート・ドレイン間逆
耐圧ＢＶｇｄ、電流利得遮断周波数ｆｔ）は表２のよう
になった。
【００７４】
【表２】
【００７５】
【発明の効果】本発明の第１の効果は、Ｅ型及びＤ型Ｆ
ＥＴのＶｔｈが再現よく所望の値が得られ、その制御性
が向上することである。これにより、製造時の歩留が向
上する。その理由は、第２と第３の半導体層の膜厚が実
質的に等しいので、第２と第３の半導体層を同時にかつ
最小の時間でエッチングでき、かつそのエッチング直後
にゲート電極を形成するためである。
ＥＴのＶｔｈが再現よく所望の値が得られ、その制御性
が向上することである。これにより、製造時の歩留が向
上する。その理由は、第２と第３の半導体層の膜厚が実
質的に等しいので、第２と第３の半導体層を同時にかつ
最小の時間でエッチングでき、かつそのエッチング直後
にゲート電極を形成するためである。
【００７６】第２の効果は、ＦＥＴの高周波特性の重要
な要因であるゲート長の制御が向上することである。そ
の理由は、上記と同じく、第２と第３の半導体層の膜厚
を実質的に等しくしているためである。
な要因であるゲート長の制御が向上することである。そ
の理由は、上記と同じく、第２と第３の半導体層の膜厚
を実質的に等しくしているためである。
【図１】本発明の第１の実施の形態の半導体装置を示す
断面図である。
断面図である。
【図２】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図３】図２の続きの工程を順に示す断面図である。
【図４】本発明の第２の実施の形態の半導体装置を示す
断面図である。
断面図である。
【図５】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図６】従来技術の半導体装置を示す断面図である。
【図７】図７の半導体装置を製造する方法を工程順に示
す断面図である。
す断面図である。
【図８】他の従来技術の半導体装置を示す断面図であ
る。
る。
【図９】図８の半導体装置を製造する方法を工程順に示
す断面図である。
す断面図である。
【図１０】図９の続きの工程を順に示す断面図である。
【図１１】図８の半導体装置を製造する別の方法を工程
順に示す断面図である。
順に示す断面図である。
１０１、２０１、３０１ 半導体基板 １０２、３０２ バッファ層 １０３、２０３、３０３ チャネル層 １０４、２０４、３０４ 電子供給層 ２０５ａ 第４の半導体層 ２０６ａ 第３のエッチングストッパ層 １０５、２０５ｂ 第３の半導体層 １０６、２０６ｂ 第２のエッチングストッパ層 １０７、２０７、３０７ 第２の半導体層 １０８、２０８、３０８ 第１のエッチングストッパ
層 １０９、２０９、３０９ 第１の半導体層 １１０、２１０、３１０ 絶縁膜 １１１ａ、１１１ｂ、３１１ａ、３１１ｂ フォトレ
ジスト膜 １１２、２１２、３１２ 素子分離領域 １１３、１１４、２１３、２１４、３１３、３１４
ゲート開口部 １１５、１１６、２１５、２１６、３１５、３１６
ゲート電極 １１７、１１９、２１７、２１９、３１７、３１９
ソース電極 １１８、１２０、２１８、２２０、３１８、３２０
ドレイン電極 １２１、３２１ 側壁絶縁膜
層 １０９、２０９、３０９ 第１の半導体層 １１０、２１０、３１０ 絶縁膜 １１１ａ、１１１ｂ、３１１ａ、３１１ｂ フォトレ
ジスト膜 １１２、２１２、３１２ 素子分離領域 １１３、１１４、２１３、２１４、３１３、３１４
ゲート開口部 １１５、１１６、２１５、２１６、３１５、３１６
ゲート電極 １１７、１１９、２１７、２１９、３１７、３１９
ソース電極 １１８、１２０、２１８、２２０、３１８、３２０
ドレイン電極 １２１、３２１ 側壁絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812
Claims (11)
- 【請求項１】 異なる２つのゲートしきい値電圧を有す
る半導体装置において、半導体基板上に順次形成された
チャネル層、電子供給層、第３の半導体層、第２のエッ
チングストッパ層、第２の半導体層、第１のエッチング
ストッパ層、第１の半導体層を具備し、前記第３の半導
体層と前記第２の半導体層の膜厚が実質的に等しく、か
つ前記第２のエッチングストッパ層と前記第１のエッチ
ングストッパ層の膜厚が実質的に等しいことを特徴とす
る半導体装置。 - 【請求項２】 第１のゲート電極が前記電子供給層の上
面に接し、第２のゲート電極は前記第２のエッチングス
トッパ層もしくは前記第３の半導体層の上面に接触して
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のゲート電極は前記第３の半導
体層、前記第２のエッチングストッパ層、前記第２の半
導体層、前記第１のエッチングストッパ層および前記第
１の半導体層には接触しないように分離されており、前
記第２のゲート電極は前記第２の半導体層、前記第１の
エッチングストッパ層および前記第１の半導体層には接
触しないように分離されていることを特徴とする請求項
２記載の半導体装置。 - 【請求項４】 前記第２の半導体層の膜厚は前記第３の
半導体層の膜厚の１２０％以下で８０％以上であり、前
記第１のエッチングストッパ層の膜厚は前記第２のエッ
チングストッパ層の膜厚の１２０％以下で８０％以上で
あることを特徴とする請求項１、請求項２もしくは請求
項３記載の半導体装置。 - 【請求項５】 半導体基板上にチャネル層、電子供給
層、第３の半導体層、第２のエッチングストッパ層、前
記第３の半導体層と実質的に同じ膜厚の第２の半導体
層、前記第２のエッチングストッパ層と実質的に同じ膜
厚の第１のエッチングストッパ層および第１の半導体層
を順次成長させる工程と、 エンハンスメント型トランジスタ領域およびデプレショ
ン型トランジスタ領域のゲート電極形成予定領域におけ
る前記第１の半導体層を選択的に除去する工程と、 前記エンハンスメント型トランジスタ領域のゲート電極
形成予定領域における前記第１のエッチングストッパ層
および前記第２の半導体層を順次選択的に除去する工程
と、 前記エンハンスメント型トランジスタ領域のゲート電極
形成予定領域における前記第２のエッチングストッパ層
と前記デプレション型トランジスタ領域のゲート電極形
成予定領域における前記第１のエッチングストッパ層を
同時に選択的に除去し、かつ、前記エンハンスメント型
トランジスタ領域のゲート電極形成予定領域における前
記第３の半導体層と前記デプレション型トランジスタ領
域のゲート電極形成予定領域における前記第２の半導体
層を同時に選択的に除去する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項６】 全ての前記半導体層および前記エッチン
グストッパ層を選択的に除去する際に、等方的エッチン
グを用いることを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項７】 前記第２の半導体層の膜厚は前記第３の
半導体層の膜厚の１２０％以下で８０％以上であり、前
記第１のエッチングストッパ層の膜厚は前記第２のエッ
チングストッパ層の膜厚の１２０％以下で８０％以上で
あることを特徴とする請求項５もしくは請求項６記載の
半導体装置の製造方法。 - 【請求項８】 半導体基板上にチャネル層、電子供給
層、第３の半導体層、第２のエッチングストッパ層、前
記第３の半導体層と実質的に同じ膜厚の第２の半導体
層、前記第２のエッチングストッパ層と実質的に同じ膜
厚の第１のエッチングストッパ層および第１の半導体層
を順次成長させる工程と、 エンハンスメント型トランジスタ領域およびデプレショ
ン型トランジスタ領域のゲート電極形成予定領域におけ
る前記第１の半導体層を選択的に除去する工程と、 前記エンハンスメント型トランジスタ領域のゲート電極
形成予定領域における前記第１のエッチングストッパ層
および前記第２の半導体層を順次選択的に除去する工程
と、 前記エンハンスメント型トランジスタ領域のゲート電極
形成予定領域における前記第２のエッチングストッパ層
と前記デプレション型トランジスタ領域のゲート電極形
成予定領域における前記第１のエッチングストッパ層を
同時に選択的に除去する工程と、 全面に絶縁膜を被着し、これをエッチバックして、前記
エンハンスメント型トランジスタ領域のゲート電極形成
予定領域における前記第２のエッチングストッパ層、前
記第２の半導体層、前記第１のエッチングストッパ層お
よび前記第１の半導体層の側面、ならびに前記デプレシ
ョン型トランジスタ領域のゲート電極形成予定領域にお
ける前記第１のエッチングストッパ層および前記第１の
半導体層の側面に側壁絶縁膜を形成する工程と、 前記エンハンスメント型トランジスタ領域のゲート電極
形成予定領域における前記第３の半導体層および前記デ
プレション型トランジスタ領域のゲート電極形成予定領
域における前記第２の半導体層を同時に選択的に除去す
る工程とを有することを特徴とする請求項３の半導体装
置の製造方法。 - 【請求項９】 前記エンハンスメント型トランジスタ領
域および前記デプレション型トランジスタ領域のゲート
電極形成予定領域における前記第１の半導体層は異方的
エッチングで選択的に除去し、前記エンハンスメント型
トランジスタ領域のゲート電極形成予定領域における前
記第２の半導体層は異方的エッチングで選択的に除去
し、前記エンハンスメント型トランジスタ領域のゲート
電極形成予定領域における前記第３の半導体層および前
記デプレション型トランジスタ領域のゲート電極形成予
定領域における前記第２の半導体層は等方的エッチング
で選択的に除去することを特徴とする請求項８の半導体
装置の製造方法。 - 【請求項１０】 全ての前記半導体層および前記エッチ
ングストッパ層を選択的に除去する際に、等方的エッチ
ングを用いることを特徴とする請求項８記載の半導体装
置の製造方法。 - 【請求項１１】 前記第２の半導体層の膜厚は前記第３
の半導体層の膜厚の１２０％以下で８０％以上であり、
前記第１のエッチングストッパ層の膜厚は前記第２のエ
ッチングストッパ層の膜厚の１２０％以下で８０％以上
であることを特徴とする請求項８、請求項９もしくは請
求項１０記載の半導体装置の製造方法。
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|---|---|---|---|
| JP8256424A JP2891204B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体装置の製造方法 |
| US08/940,116 US6078067A (en) | 1996-09-27 | 1997-09-29 | Semiconductor device having mutually different two gate threshold voltages |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256424A JP2891204B2 (ja) | 1996-09-27 | 1996-09-27 | 半導体装置の製造方法 |
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|---|---|
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| US (1) | US6078067A (ja) |
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Cited By (2)
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| KR100697137B1 (ko) * | 1998-12-28 | 2007-03-21 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
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1996
- 1996-09-27 JP JP8256424A patent/JP2891204B2/ja not_active Expired - Fee Related
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1997
- 1997-09-29 US US08/940,116 patent/US6078067A/en not_active Expired - Lifetime
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