JP2000353789A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ドライエッチング処理で硬化したフォトレジ
ストを除去するための酸素プラズマ処理と有機洗浄にお
いて、結晶表面が酸化、エッチングされ、しきい値電圧
制御性が困難になる。 【解決手段】 エンハンスメント型トランジスタおよび
デプレッション型トランジスタの２種類の電解効果トラ
ンジスタを含む化合物半導体装置において、半絶縁性Ｇ
ａＡｓ基板上にｉ−ＧａＡｓバッファー層、ｉ−ＩｎＧ
ａＡｓチャネル層、ＡｌＧａＡｓ電子供給層、ｉ−Ａｌ
ＧａＡｓエッチングストッパー層、ｎ−ＡｌＧａＡｓし
きい値電圧制御層、およびｎ−ＧａＡｓコンタクト層が
順次形成され、Ｅ型ＦＥＴのゲート電極は前記電子供給
層とショットキー接合され、Ｄ型ＦＥＴのゲートはし前
記きい値電圧制御層とショットキー接合されていること
を特徴とする。
ストを除去するための酸素プラズマ処理と有機洗浄にお
いて、結晶表面が酸化、エッチングされ、しきい値電圧
制御性が困難になる。 【解決手段】 エンハンスメント型トランジスタおよび
デプレッション型トランジスタの２種類の電解効果トラ
ンジスタを含む化合物半導体装置において、半絶縁性Ｇ
ａＡｓ基板上にｉ−ＧａＡｓバッファー層、ｉ−ＩｎＧ
ａＡｓチャネル層、ＡｌＧａＡｓ電子供給層、ｉ−Ａｌ
ＧａＡｓエッチングストッパー層、ｎ−ＡｌＧａＡｓし
きい値電圧制御層、およびｎ−ＧａＡｓコンタクト層が
順次形成され、Ｅ型ＦＥＴのゲート電極は前記電子供給
層とショットキー接合され、Ｄ型ＦＥＴのゲートはし前
記きい値電圧制御層とショットキー接合されていること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、エンハンスメント
型トランジスタ（以下Ｅ型ＦＥＴ）およびデプレッショ
ン型トランジスタ（以下Ｄ型ＦＥＴ）の２種類の電解効
果トランジスタを含む化合物半導体装置およびその製造
方法に関するものである。
型トランジスタ（以下Ｅ型ＦＥＴ）およびデプレッショ
ン型トランジスタ（以下Ｄ型ＦＥＴ）の２種類の電解効
果トランジスタを含む化合物半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】第１の従来例について図５（ａ）〜
（ｆ）を用いて説明する。本例は特開平２−１４８７４
０号公報に開示されているものである。
（ｆ）を用いて説明する。本例は特開平２−１４８７４
０号公報に開示されているものである。
【０００３】この製造方法について図５（ａ）〜（ｆ）
を用いて説明する。
を用いて説明する。
【０００４】まず、図５（ａ）に示すように、半絶縁Ｇ
ａＡｓ基板５０１上に、厚さ５００ｎｍのｉ−ＧａＡｓ
チャネル層５０３、３０ｎｍのｎ−ＡｌＧａＡｓ電子供
給層５０４、１０ｎｍのｎ−ＧａＡｓしきい値電圧制御
層（Ｄ−ＦＥＴに関する）５０５、５ｎｍのｎ−ＡｌＧ
ａＡｓエッチングストッパー層（第３）５０６ｃ、１５
ｎｍのｎ−ＧａＡｓコンタクト層（第３）５０７ｃ、５
ｎｍのｎ−ＡｌＧａＡｓエッチングストッパー層（第
２）５０６ｂ、６０ｎｍのｎ−ＧａＡｓコンタクト層
（第２）５０７ｂ、５ｎｍのｎ−ＡｌＧａＡｓエッチン
グストッパー層（第１）５０６ａ、４０ｎｍのｎ−Ｇａ
Ａｓコンタクト層（第１）５０７ａをＭＢＥ法もしくは
ＭＯＣＶＤ法等によって順次成長する。その後、メサエ
ッチングまたはイオン注入によって素子分離を行う。そ
の後Ｅ型ＦＥＴ領域におけるｎ−ＧａＡｓ層５０７ａと
ｎ−ＡｌＧａＡｓ層５０６ａをフォトレジストをマスク
にエッチングして凹部Ａを形成する。
ａＡｓ基板５０１上に、厚さ５００ｎｍのｉ−ＧａＡｓ
チャネル層５０３、３０ｎｍのｎ−ＡｌＧａＡｓ電子供
給層５０４、１０ｎｍのｎ−ＧａＡｓしきい値電圧制御
層（Ｄ−ＦＥＴに関する）５０５、５ｎｍのｎ−ＡｌＧ
ａＡｓエッチングストッパー層（第３）５０６ｃ、１５
ｎｍのｎ−ＧａＡｓコンタクト層（第３）５０７ｃ、５
ｎｍのｎ−ＡｌＧａＡｓエッチングストッパー層（第
２）５０６ｂ、６０ｎｍのｎ−ＧａＡｓコンタクト層
（第２）５０７ｂ、５ｎｍのｎ−ＡｌＧａＡｓエッチン
グストッパー層（第１）５０６ａ、４０ｎｍのｎ−Ｇａ
Ａｓコンタクト層（第１）５０７ａをＭＢＥ法もしくは
ＭＯＣＶＤ法等によって順次成長する。その後、メサエ
ッチングまたはイオン注入によって素子分離を行う。そ
の後Ｅ型ＦＥＴ領域におけるｎ−ＧａＡｓ層５０７ａと
ｎ−ＡｌＧａＡｓ層５０６ａをフォトレジストをマスク
にエッチングして凹部Ａを形成する。
【０００５】ついで、図５（ｂ）に示すように、厚さ３
００ｎｍの絶縁膜５１０を成長した後、フォトレジスト
５０８をマスクに絶縁膜５１０に開口を設け、リフトオ
フ法によりソース電極５１６と５１８およびドレイン電
極５１７と５１９を形成する。
００ｎｍの絶縁膜５１０を成長した後、フォトレジスト
５０８をマスクに絶縁膜５１０に開口を設け、リフトオ
フ法によりソース電極５１６と５１８およびドレイン電
極５１７と５１９を形成する。
【０００６】その後、図５（ｃ）に示すように、リソグ
ラフィーとエッチング技術を用いて、フォトレジスト膜
をマスクとしてエッチング技術を用いて絶縁膜５１０に
ゲート開口部５１０ａと５１０ｂを形成する。この絶縁
膜をマスクとして第１のｎ−ＧａＡｓコンタクト層５０
７ａを第１のエッチングストッパー層５０６ａに対し
て、第２のｎ−ＧａＡｓコンタクト層５０７ｂを第２の
ｎ−ＡｌＧａＡｓエッチングストッパー層５０６ｂに対
して等方性選択ドライエッチングを行う。
ラフィーとエッチング技術を用いて、フォトレジスト膜
をマスクとしてエッチング技術を用いて絶縁膜５１０に
ゲート開口部５１０ａと５１０ｂを形成する。この絶縁
膜をマスクとして第１のｎ−ＧａＡｓコンタクト層５０
７ａを第１のエッチングストッパー層５０６ａに対し
て、第２のｎ−ＧａＡｓコンタクト層５０７ｂを第２の
ｎ−ＡｌＧａＡｓエッチングストッパー層５０６ｂに対
して等方性選択ドライエッチングを行う。
【０００７】ついで、図５（ｄ）に示すように、露出し
たエッチングストッパー層５０６ａ、５０６ｂを除去
し、その下の第２のｎ―ＧａＡｓコンタクト層５０７ｂ
と第３のｎ−ＧａＡｓコンタクト層５０７ｃを露出させ
る。続いて、上記同様に等方性選択ドライエッチングに
より第２のｎ−ＡｌＧａＡｓエッチングストッパー層５
０６ｂと第３のｎ−ＡｌＧａＡｓエッチングストッパー
層５０６ｃを露出させる。露出した５０６ｂ、５０６ｃ
を除去し、その下の第３のｎ−ＧａＡｓコンタクト層５
０７ｃとｎ−ＧａＡｓしきい値制御層５０５を露出させ
る。
たエッチングストッパー層５０６ａ、５０６ｂを除去
し、その下の第２のｎ―ＧａＡｓコンタクト層５０７ｂ
と第３のｎ−ＧａＡｓコンタクト層５０７ｃを露出させ
る。続いて、上記同様に等方性選択ドライエッチングに
より第２のｎ−ＡｌＧａＡｓエッチングストッパー層５
０６ｂと第３のｎ−ＡｌＧａＡｓエッチングストッパー
層５０６ｃを露出させる。露出した５０６ｂ、５０６ｃ
を除去し、その下の第３のｎ−ＧａＡｓコンタクト層５
０７ｃとｎ−ＧａＡｓしきい値制御層５０５を露出させ
る。
【０００８】さらに、図５（ｅ）に示すように、第３の
ｎ−ＧａＡｓコンタクト層５０７ｃを第３のｎ−ＡｌＧ
ａＡｓエッチングストッパー層５０６ｃに対して、ｎ−
ＧａＡｓしきい値制御層５０５ｎ−ＡｌＧａＡｓ電子供
給層５０４に対して異方性選択ドライエッチングを行
い、ゲート開口部５１１、５１２を形成する。
ｎ−ＧａＡｓコンタクト層５０７ｃを第３のｎ−ＡｌＧ
ａＡｓエッチングストッパー層５０６ｃに対して、ｎ−
ＧａＡｓしきい値制御層５０５ｎ−ＡｌＧａＡｓ電子供
給層５０４に対して異方性選択ドライエッチングを行
い、ゲート開口部５１１、５１２を形成する。
【０００９】その後、図５（ｆ）に示すように、ゲート
電極となるショットキー性の金属を蒸着し、フォトレジ
ストマスク５０８を用いたリフトオフにより、ゲート開
口部５１１、５１２にゲート電極５１４と５１５を形成
する。
電極となるショットキー性の金属を蒸着し、フォトレジ
ストマスク５０８を用いたリフトオフにより、ゲート開
口部５１１、５１２にゲート電極５１４と５１５を形成
する。
【００１０】次に、第２の従来例について図６（ａ）〜
（ｆ）を用いて説明する。本例は特開平８−１１６０３
４号公報に開示されているものである。
（ｆ）を用いて説明する。本例は特開平８−１１６０３
４号公報に開示されているものである。
【００１１】まず、図６（ａ）に示すように、半絶縁Ｇ
ａＡｓ基板６０１上に、４００ｎｍのｉ−ＧａＡｓバッ
ファー層６０２、１５ｎｍのｉ−Ｉｎ０．１５Ｇａ０．
８５Ａｓチャネル層６０３、３０ｎｍのｎ−Ａｌ０．２
Ｇａ０．８Ａｓ電子供給層６０４、４ｎｍのｎ−ＧａＡ
ｓしきい値電圧制御層６０５、３ｎｍのｎ−Ａｌ０．２
Ｇａ０．８Ａｓエッチングストッパー層６０６、１００
ｎｍのｎ−ＧａＡｓコンタクト層６０７をＭＢＥ法もし
くはＭＯＣＶＤ法等によって順次成長する。その後、素
子分離を行う。
ａＡｓ基板６０１上に、４００ｎｍのｉ−ＧａＡｓバッ
ファー層６０２、１５ｎｍのｉ−Ｉｎ０．１５Ｇａ０．
８５Ａｓチャネル層６０３、３０ｎｍのｎ−Ａｌ０．２
Ｇａ０．８Ａｓ電子供給層６０４、４ｎｍのｎ−ＧａＡ
ｓしきい値電圧制御層６０５、３ｎｍのｎ−Ａｌ０．２
Ｇａ０．８Ａｓエッチングストッパー層６０６、１００
ｎｍのｎ−ＧａＡｓコンタクト層６０７をＭＢＥ法もし
くはＭＯＣＶＤ法等によって順次成長する。その後、素
子分離を行う。
【００１２】ついで、図６（ｂ）に示すように、ＳｉＯ
2絶縁膜６１０を３００ｎｍ成長した後、リソグラフィ
ーとＲＩＥ技術によりゲート開口部６１１と６１２を形
成する。この絶縁膜をマスクとしてｎ−ＧａＡｓコンタ
クト層６０７をｎ−Ａｌ０．２Ｇａ０．８Ａｓエッチン
グストッパー層６０６に対して異方的選択ドライエッチ
ングを行う。この後、酸素プラズマと有機洗浄でフォト
レジストマスクの除去およびエッチング表面清浄化を行
う。
2絶縁膜６１０を３００ｎｍ成長した後、リソグラフィ
ーとＲＩＥ技術によりゲート開口部６１１と６１２を形
成する。この絶縁膜をマスクとしてｎ−ＧａＡｓコンタ
クト層６０７をｎ−Ａｌ０．２Ｇａ０．８Ａｓエッチン
グストッパー層６０６に対して異方的選択ドライエッチ
ングを行う。この後、酸素プラズマと有機洗浄でフォト
レジストマスクの除去およびエッチング表面清浄化を行
う。
【００１３】次に、図６（ｃ）に示すように、表面に絶
縁膜を成長させ、ＲＩＥにより異方性エッチングを行い
側壁絶縁膜６１３を形成する。
縁膜を成長させ、ＲＩＥにより異方性エッチングを行い
側壁絶縁膜６１３を形成する。
【００１４】ついで、図６（ｄ）に示すように、Ｄ型Ｆ
ＥＴを形成する所のゲート開口部６１２をフォトレジス
トマスク６０８ｂでカバーし、Ｅ型ＦＥＴを形成する所
のゲート開口部６１１の下のｎ−Ａｌ０．２Ｇａ０．８
Ａｓエッチングストッパー層６０６をリン酸／過酸化水
素系エッチャントによるウェットエッチングで除去した
後、ｎ−ＧａＡｓしきい値電圧制御層６０５をｎ−Ａｌ
０．２Ｇａ０．８Ａｓ電子供給層６０４に対して選択的
にドライエッチングする。
ＥＴを形成する所のゲート開口部６１２をフォトレジス
トマスク６０８ｂでカバーし、Ｅ型ＦＥＴを形成する所
のゲート開口部６１１の下のｎ−Ａｌ０．２Ｇａ０．８
Ａｓエッチングストッパー層６０６をリン酸／過酸化水
素系エッチャントによるウェットエッチングで除去した
後、ｎ−ＧａＡｓしきい値電圧制御層６０５をｎ−Ａｌ
０．２Ｇａ０．８Ａｓ電子供給層６０４に対して選択的
にドライエッチングする。
【００１５】その後、図６（ｅ）に示すように、酸素プ
ラズマと有機洗浄でフォトレジストマスク６０８ｂの除
去およびエッチング表面清浄化を行う。
ラズマと有機洗浄でフォトレジストマスク６０８ｂの除
去およびエッチング表面清浄化を行う。
【００１６】ついで、図６（ｆ）に示すように、ゲート
電極６１４と６１５を形成する。その後、ソース電極６
１６と６１８およびドレイン電極６１７と６１９を形成
し、半導体装置を得る。
電極６１４と６１５を形成する。その後、ソース電極６
１６と６１８およびドレイン電極６１７と６１９を形成
し、半導体装置を得る。
【００１７】
【発明が解決しようとする課題】上記第１の従来例では
ドライエッチングが３回必要であり、工数が多く工程が
複雑である。さらにエピタキシャル構造が非常に複雑で
ある。また、各ゲートが形成される所のしきい値電圧制
御層と電子供給層に対するオーバーエッチング時間が異
なるため、結晶損傷やしきい値電圧のばらつきが生じ
る。
ドライエッチングが３回必要であり、工数が多く工程が
複雑である。さらにエピタキシャル構造が非常に複雑で
ある。また、各ゲートが形成される所のしきい値電圧制
御層と電子供給層に対するオーバーエッチング時間が異
なるため、結晶損傷やしきい値電圧のばらつきが生じ
る。
【００１８】また、第２の従来例ではＡｌ０．２Ｇａ
０．８Ａｓエッチングストッパー層６０６の除去におい
て、非選択ウェットエッチングを用いているので、下層
のＧａＡｓしきい値電圧制御層６０５が薄い場合、エッ
チングストッパー層６０６、しきい値電圧制御層６０
５、および電子供給層６０４の一部までエッチングされ
てしまい、しきい値電圧の制御性に問題が生じる。この
Ａｌ０．２Ｇａ０．８Ａｓストッパー層６０６は５ｎｍ
程度まで薄くすれば、ドライエッチング後処理で除去す
ることが可能であるが、上層ＧａＡｓエッチングの際に
エッチングストップが出来なくなる。
０．８Ａｓエッチングストッパー層６０６の除去におい
て、非選択ウェットエッチングを用いているので、下層
のＧａＡｓしきい値電圧制御層６０５が薄い場合、エッ
チングストッパー層６０６、しきい値電圧制御層６０
５、および電子供給層６０４の一部までエッチングされ
てしまい、しきい値電圧の制御性に問題が生じる。この
Ａｌ０．２Ｇａ０．８Ａｓストッパー層６０６は５ｎｍ
程度まで薄くすれば、ドライエッチング後処理で除去す
ることが可能であるが、上層ＧａＡｓエッチングの際に
エッチングストップが出来なくなる。
【００１９】これら従来例のように、フォトレジストが
ついた状態でドライエッチング処理を行った場合、フォ
トレジストが硬化するため、除去処理するためには酸素
プラズマ処理と有機洗浄が必要であるが、この処理にお
いては結晶表面が酸化、エッチングされるため、しきい
値電圧制御性上好ましくない。
ついた状態でドライエッチング処理を行った場合、フォ
トレジストが硬化するため、除去処理するためには酸素
プラズマ処理と有機洗浄が必要であるが、この処理にお
いては結晶表面が酸化、エッチングされるため、しきい
値電圧制御性上好ましくない。
【００２０】
【課題を解決するための手段】本発明の化合物半導体装
置は、エンハンスメント型トランジスタおよびデプレッ
ション型トランジスタの２種類の電解効果トランジスタ
を含む化合物半導体装置において、半絶縁性ＧａＡｓ基
板上にｉ−ＧａＡｓバッファー層、ｉ−ＩｎＧａＡｓチ
ャネル層、ＡｌＧａＡｓ電子供給層、ｉ−ＡｌＧａＡｓ
エッチングストッパー層、ｎ−ＡｌＧａＡｓしきい値電
圧制御層、およびｎ−ＧａＡｓコンタクト層が順次形成
され、Ｅ型ＦＥＴのゲート電極は前記電子供給層とショ
ットキー接合され、Ｄ型ＦＥＴのゲートは前記しきい値
電圧制御層とショットキー接合されていることを特徴と
する。
置は、エンハンスメント型トランジスタおよびデプレッ
ション型トランジスタの２種類の電解効果トランジスタ
を含む化合物半導体装置において、半絶縁性ＧａＡｓ基
板上にｉ−ＧａＡｓバッファー層、ｉ−ＩｎＧａＡｓチ
ャネル層、ＡｌＧａＡｓ電子供給層、ｉ−ＡｌＧａＡｓ
エッチングストッパー層、ｎ−ＡｌＧａＡｓしきい値電
圧制御層、およびｎ−ＧａＡｓコンタクト層が順次形成
され、Ｅ型ＦＥＴのゲート電極は前記電子供給層とショ
ットキー接合され、Ｄ型ＦＥＴのゲートは前記しきい値
電圧制御層とショットキー接合されていることを特徴と
する。
【００２１】また本発明は、エンハンスメント型トラン
ジスタおよびデプレッション型トランジスタの２種類の
電解効果トランジスタを含む化合物半導体装置の製造方
法において、半絶縁性ＧａＡｓ基板上に、ＧａＡｓバッ
ファー層、ｉ−ＩｎＧａＡｓチャネル層、ｎ−ＡｌＧａ
Ａｓ電子供給層、ｉ−ＡｌＧａＡｓエッチングストッパ
ー層、ｎ−ＡｌＧａＡｓしきい値電圧制御層，ｎ−Ｇａ
Ａｓコンタクト層を順次成長する工程と、イオン注入に
よって素子分離領域を形成し、素子分離を行う工程と、
絶縁膜を成長した後、フォトレジストマスクを形成し、
ドライエッチングにより２つのゲート開口部およびを形
成する工程と、前記コンタクト層をウェットエッチング
で除去する工程と、Ｄ型ＦＥＴを形成する領域にある一
方のゲート開口部をフォトレジストマスクで覆い、Ｅ型
ＦＥＴを形成する領域にある他方のゲート開口部の下方
に位置する前記しきい値電圧制御層をエッチングする工
程と、前記ゲート開口部に露出したエッチングストッパ
ー層を選択的に除去する工程と、前記フォトレジストマ
スクを除去した後、ゲート電極となるショットキー性の
金属を全面に成膜し、エッチングにより２つのゲート電
極を形成する工程と、前記絶縁膜を開口し、それぞれ２
つのソース電極およびドレイン電極を形成する工程と、
を備えたことを特徴とする化合物半導体装置の製造方法
を提供する。
ジスタおよびデプレッション型トランジスタの２種類の
電解効果トランジスタを含む化合物半導体装置の製造方
法において、半絶縁性ＧａＡｓ基板上に、ＧａＡｓバッ
ファー層、ｉ−ＩｎＧａＡｓチャネル層、ｎ−ＡｌＧａ
Ａｓ電子供給層、ｉ−ＡｌＧａＡｓエッチングストッパ
ー層、ｎ−ＡｌＧａＡｓしきい値電圧制御層，ｎ−Ｇａ
Ａｓコンタクト層を順次成長する工程と、イオン注入に
よって素子分離領域を形成し、素子分離を行う工程と、
絶縁膜を成長した後、フォトレジストマスクを形成し、
ドライエッチングにより２つのゲート開口部およびを形
成する工程と、前記コンタクト層をウェットエッチング
で除去する工程と、Ｄ型ＦＥＴを形成する領域にある一
方のゲート開口部をフォトレジストマスクで覆い、Ｅ型
ＦＥＴを形成する領域にある他方のゲート開口部の下方
に位置する前記しきい値電圧制御層をエッチングする工
程と、前記ゲート開口部に露出したエッチングストッパ
ー層を選択的に除去する工程と、前記フォトレジストマ
スクを除去した後、ゲート電極となるショットキー性の
金属を全面に成膜し、エッチングにより２つのゲート電
極を形成する工程と、前記絶縁膜を開口し、それぞれ２
つのソース電極およびドレイン電極を形成する工程と、
を備えたことを特徴とする化合物半導体装置の製造方法
を提供する。
【００２２】本発明の好ましい態様において、ＧａＡｓ
とＡｌＧａＡｓ（例えばＡｌ０．２Ｇａ０．８Ａｓ）の
選択エッチングを用いてＤ型ＦＥＴのゲート開口を形成
し、前記ＡｌＧａＡｓと高いＡｌ組成のＡｌＧａＡｓ
（例えばＡｌ０．７Ｇａ０．３Ａｓ）の選択エッチング
をＥ型ＦＥＴのゲート開口を形成している。このエッチ
ングには低温クエン酸／過酸化水素による選択ウェット
エッチングを用いており、溶液濃度調整によりＧａＡｓ
／Ａｌ０．２Ｇａ０．８Ａｓ選択エッチングおよびＡｌ
０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇａ０．３Ａｓ選択
エッチングが可能である。
とＡｌＧａＡｓ（例えばＡｌ０．２Ｇａ０．８Ａｓ）の
選択エッチングを用いてＤ型ＦＥＴのゲート開口を形成
し、前記ＡｌＧａＡｓと高いＡｌ組成のＡｌＧａＡｓ
（例えばＡｌ０．７Ｇａ０．３Ａｓ）の選択エッチング
をＥ型ＦＥＴのゲート開口を形成している。このエッチ
ングには低温クエン酸／過酸化水素による選択ウェット
エッチングを用いており、溶液濃度調整によりＧａＡｓ
／Ａｌ０．２Ｇａ０．８Ａｓ選択エッチングおよびＡｌ
０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇａ０．３Ａｓ選択
エッチングが可能である。
【００２３】さらに本発明では、Ｅ型ＦＥＴ部の開口の
際にエッチングされるＡｌＧａＡｓ層が、Ｄ型ＦＥＴを
開口する際のエッチングストッパー層を兼ねているの
で、エピタキシャル構造が従来より簡素であり、このス
トッパー層に関する除去処理が省けるので、プロセスの
簡易化、高精度化が可能である。
際にエッチングされるＡｌＧａＡｓ層が、Ｄ型ＦＥＴを
開口する際のエッチングストッパー層を兼ねているの
で、エピタキシャル構造が従来より簡素であり、このス
トッパー層に関する除去処理が省けるので、プロセスの
簡易化、高精度化が可能である。
【００２４】
【発明の実施の形態】図１（ｆ）に本発明の第１の実施
の形態による半導体装置の構造の断面図を示す。この図
は（０１−１）破断面を示したものである。
の形態による半導体装置の構造の断面図を示す。この図
は（０１−１）破断面を示したものである。
【００２５】図１（ｆ）の半導体装置は、半絶縁性Ｇａ
Ａｓ基板１０１上にｉ−ＧａＡｓバッファー層１０２、
ｉ−ＩｎＧａＡｓチャネル層１０３、ｎ−Ａｌ０．２Ｇ
ａ０．８Ａｓ電子供給層１０４、ｉ−Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパー層１０５、ｎ−Ａｌ
０．２Ｇａ０．８Ａｓしきい値電圧制御層１０６、ｎ−
ＧａＡｓコンタクト層１０７が順次成長されており、Ｅ
型ＦＥＴのゲート電極はｎ−Ａｌ０．２Ｇａ０．８Ａｓ
電子供給層１０４とショットキー接合し、Ｄ型ＦＥＴの
ゲートはｎ−Ａｌ０．２Ｇａ０．８Ａｓしきい値電圧制
御層１０６とショットキー接合している。
Ａｓ基板１０１上にｉ−ＧａＡｓバッファー層１０２、
ｉ−ＩｎＧａＡｓチャネル層１０３、ｎ−Ａｌ０．２Ｇ
ａ０．８Ａｓ電子供給層１０４、ｉ−Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパー層１０５、ｎ−Ａｌ
０．２Ｇａ０．８Ａｓしきい値電圧制御層１０６、ｎ−
ＧａＡｓコンタクト層１０７が順次成長されており、Ｅ
型ＦＥＴのゲート電極はｎ−Ａｌ０．２Ｇａ０．８Ａｓ
電子供給層１０４とショットキー接合し、Ｄ型ＦＥＴの
ゲートはｎ−Ａｌ０．２Ｇａ０．８Ａｓしきい値電圧制
御層１０６とショットキー接合している。
【００２６】なお、本発明では、しきい値電圧制御層１
０６のＡｌＧａＡｓのＡｌ組成は０．２〜０．４の範囲
内であればよいしきい値電圧制御層１０６のＡｌＧａＡ
ｓのＡｌ組成は０．２〜０．４の範囲内。
０６のＡｌＧａＡｓのＡｌ組成は０．２〜０．４の範囲
内であればよいしきい値電圧制御層１０６のＡｌＧａＡ
ｓのＡｌ組成は０．２〜０．４の範囲内。
【００２７】本発明ではＡｌ０．７Ｇａ０．３Ａｓエッ
チングストッパー層１０５は不純物がドープされたもの
でも構わない。また、このエッチングストッパー層の厚
さは２０〜４０Å、Ａｌ組成は０．６５〜１．０であれ
ば可能である。さらにこのエッチングストッパー層は極
めて薄いため、電子はトンネルされ抵抗成分とはならな
い。
チングストッパー層１０５は不純物がドープされたもの
でも構わない。また、このエッチングストッパー層の厚
さは２０〜４０Å、Ａｌ組成は０．６５〜１．０であれ
ば可能である。さらにこのエッチングストッパー層は極
めて薄いため、電子はトンネルされ抵抗成分とはならな
い。
【００２８】次に図１（ａ）〜（ｆ）を用いて本実施の
形態の化合物半導体装置を製造する工程について説明す
る。図１は全てＧａＡｓ（０１−１）破断面を示したも
のである。
形態の化合物半導体装置を製造する工程について説明す
る。図１は全てＧａＡｓ（０１−１）破断面を示したも
のである。
【００２９】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１０１上に、厚さ４００ｎｍのｉ−ＧａＡ
ｓバッファー層１０２、１５ｎｍのｉ−ＩｎＧａＡｓチ
ャネル層１０３、３０ｎｍのｎ−Ａｌ０．２Ｇａ０．８
Ａｓ電子供給層１０４、２ｎｍのｉ−Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパー層１０５、４ｎｍのｎ
−Ａｌ０．２Ｇａ０．８Ａｓしきい値電圧制御層１０
６，１００ｎｍのｎ−ＧａＡｓコンタクト層１０７をＭ
ＢＥ法もしくはＭＯＣＶＤ法等によって順次成長する。
その後、素子領域を図示しないフォトレジストマスクで
覆い、イオン注入によって素子分離領域１０８を形成
し、素子分離を行う。この際のイオン注入条件は、注入
イオン：ホウ素イオン（Ｂ＋）、加速エネルギー：２０
０ｋｅＶ、注入ドーズ：５Ｅ１３ｃｍ-3である。また、
素子分離はリン酸／過酸化水素系溶液によるメサエッチ
ングでも可能である。
ＧａＡｓ基板１０１上に、厚さ４００ｎｍのｉ−ＧａＡ
ｓバッファー層１０２、１５ｎｍのｉ−ＩｎＧａＡｓチ
ャネル層１０３、３０ｎｍのｎ−Ａｌ０．２Ｇａ０．８
Ａｓ電子供給層１０４、２ｎｍのｉ−Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパー層１０５、４ｎｍのｎ
−Ａｌ０．２Ｇａ０．８Ａｓしきい値電圧制御層１０
６，１００ｎｍのｎ−ＧａＡｓコンタクト層１０７をＭ
ＢＥ法もしくはＭＯＣＶＤ法等によって順次成長する。
その後、素子領域を図示しないフォトレジストマスクで
覆い、イオン注入によって素子分離領域１０８を形成
し、素子分離を行う。この際のイオン注入条件は、注入
イオン：ホウ素イオン（Ｂ＋）、加速エネルギー：２０
０ｋｅＶ、注入ドーズ：５Ｅ１３ｃｍ-3である。また、
素子分離はリン酸／過酸化水素系溶液によるメサエッチ
ングでも可能である。
【００３０】次に、図１（ｂ）に示すように、絶縁膜１
０９を成長した後、フォトレジストマスクを形成し、公
知のＲＩＥ技術（例えばＣＦ４とＣＨＦ３とＡｒの混合
ガスを用いたドライエッチング）によりゲート開口部１
１０と１１１を形成する。その後フォトレジストマスク
は除去する。
０９を成長した後、フォトレジストマスクを形成し、公
知のＲＩＥ技術（例えばＣＦ４とＣＨＦ３とＡｒの混合
ガスを用いたドライエッチング）によりゲート開口部１
１０と１１１を形成する。その後フォトレジストマスク
は除去する。
【００３１】次に、図１（ｃ）に示すように、ｎ−Ｇａ
Ａｓコンタクト層１０７を低温のクエン酸水溶液と過酸
化水素水の混合溶液を用いたウェットエッチングでエッ
チング除去する。この溶液を用いた場合、例えば、特願
平０８−１２５０４９に示されているように、ＧａＡｓ
は図２のようにエッチング液の温度と結晶面方位によっ
て各々異なったエッチングレートを示すため、サイドエ
ッチングが進行しない異方的なエッチング形状を示す。
エッチング溶液は０〜１０℃とする。
Ａｓコンタクト層１０７を低温のクエン酸水溶液と過酸
化水素水の混合溶液を用いたウェットエッチングでエッ
チング除去する。この溶液を用いた場合、例えば、特願
平０８−１２５０４９に示されているように、ＧａＡｓ
は図２のようにエッチング液の温度と結晶面方位によっ
て各々異なったエッチングレートを示すため、サイドエ
ッチングが進行しない異方的なエッチング形状を示す。
エッチング溶液は０〜１０℃とする。
【００３２】このとき、混合溶液の組成は３０ｗｔ％の
クエン酸水溶液：３０％過酸化水素水＝１．５：１〜
２：１が好ましい。この溶液組成では図３に示すように
ＧａＡｓ／Ａｌ０．２Ｇａ０．８Ａｓで高選択性が得ら
れるため、下方向のエッチングはｎ−Ａｌ０．２Ｇａ
０．８Ａｓしきい値電圧制御層１０６上面でストップす
る。
クエン酸水溶液：３０％過酸化水素水＝１．５：１〜
２：１が好ましい。この溶液組成では図３に示すように
ＧａＡｓ／Ａｌ０．２Ｇａ０．８Ａｓで高選択性が得ら
れるため、下方向のエッチングはｎ−Ａｌ０．２Ｇａ
０．８Ａｓしきい値電圧制御層１０６上面でストップす
る。
【００３３】次に図１（ｄ）に示すように、Ｄ型ＦＥＴ
を形成する領域にあるゲート開口部１１０をフォトレジ
ストマスク１１２で覆い、Ｅ型ＦＥＴを形成する領域に
あるゲート開口部１１１の下方に位置するｎ−Ａｌ０．
２Ｇａ０．８Ａｓしきい値電圧制御層１０６をエッチン
グする。このときのエッチングは、エッチング液温０〜
１０℃とする。
を形成する領域にあるゲート開口部１１０をフォトレジ
ストマスク１１２で覆い、Ｅ型ＦＥＴを形成する領域に
あるゲート開口部１１１の下方に位置するｎ−Ａｌ０．
２Ｇａ０．８Ａｓしきい値電圧制御層１０６をエッチン
グする。このときのエッチングは、エッチング液温０〜
１０℃とする。
【００３４】このとき、混合溶液の組成は３０ｗｔ％ク
エン酸水溶液：３０％過酸化水素水＝３：１〜４：１の
溶液を用いる。この溶液組成では図３に示すようにＡｌ
０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇａ０．３Ａｓで高
選択性が得られるため、下方向のエッチングはｉ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパー層１０５で
ストップする。エッチング形状は図１（ｂ）と同様であ
り、サイドエッチングは進行しない。
エン酸水溶液：３０％過酸化水素水＝３：１〜４：１の
溶液を用いる。この溶液組成では図３に示すようにＡｌ
０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇａ０．３Ａｓで高
選択性が得られるため、下方向のエッチングはｉ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパー層１０５で
ストップする。エッチング形状は図１（ｂ）と同様であ
り、サイドエッチングは進行しない。
【００３５】以上、図１（ｃ）、図１（ｄ）に記した選
択ウェットエッチングの機構について、図３を用いて説
明する。本エッチングは過酸化水素による結晶表面酸化
と、クエン酸によるこの酸化層除去の競合によって起こ
っているが、Ａｌ酸化物はエッチングされ難いためＡｌ
組成が高いものほどエッチングレートは低下する。溶液
中の過酸化水素濃度が増大すれば（グラフ左方）酸化が
支配的となりエッチングレートは減少し、クエン酸濃度
が増大すれば（グラフ右方）エッチングが支配的とな
り、ＡｌＧａＡｓでもＧａＡｓ同様のエッチングレート
になる。このクエン酸増加に伴うエッチングレートの切
り替わり（急増）はＡｌ組成比が大きいほど遅い。
択ウェットエッチングの機構について、図３を用いて説
明する。本エッチングは過酸化水素による結晶表面酸化
と、クエン酸によるこの酸化層除去の競合によって起こ
っているが、Ａｌ酸化物はエッチングされ難いためＡｌ
組成が高いものほどエッチングレートは低下する。溶液
中の過酸化水素濃度が増大すれば（グラフ左方）酸化が
支配的となりエッチングレートは減少し、クエン酸濃度
が増大すれば（グラフ右方）エッチングが支配的とな
り、ＡｌＧａＡｓでもＧａＡｓ同様のエッチングレート
になる。このクエン酸増加に伴うエッチングレートの切
り替わり（急増）はＡｌ組成比が大きいほど遅い。
【００３６】クエン酸水溶液が上記の３０ｗｔ％より低
濃度化した場合、水に対する過酸化水素濃度が減少する
ことで酸化層が形成され難くなり、選択性が得られなく
なる。この場合、過酸化水素比を増大させることで選択
エッチングが可能である。例えば、クエン酸水溶液濃度
＝２０ｗｔ％としたとき、ＧａＡｓ／Ａｌ０．２Ｇａ
０．８Ａｓ選択エッチングする場合、２０ｗｔ％クエン
酸水溶液：３０％過酸化水素＝１：１〜１．２：１程
度、Ａｌ０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇａ０．３
Ａｓ選択エッチングする場合、２０ｗｔ％クエン酸水溶
液：３０％過酸化水素＝２：１〜３：１程度の組成比の
ものも可能である。
濃度化した場合、水に対する過酸化水素濃度が減少する
ことで酸化層が形成され難くなり、選択性が得られなく
なる。この場合、過酸化水素比を増大させることで選択
エッチングが可能である。例えば、クエン酸水溶液濃度
＝２０ｗｔ％としたとき、ＧａＡｓ／Ａｌ０．２Ｇａ
０．８Ａｓ選択エッチングする場合、２０ｗｔ％クエン
酸水溶液：３０％過酸化水素＝１：１〜１．２：１程
度、Ａｌ０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇａ０．３
Ａｓ選択エッチングする場合、２０ｗｔ％クエン酸水溶
液：３０％過酸化水素＝２：１〜３：１程度の組成比の
ものも可能である。
【００３７】逆に、クエン酸水溶液が上記の３０ｗｔ％
より高濃度化した場合、水に対する過酸化水素濃度が増
大することでＡｌ酸化層が形成され易くなり、エッチン
グされ難くなる。この場合、過酸化水素比を減少させる
ことで選択エッチングが可能である。例えば、クエン酸
水溶液濃度＝５０ｗｔ％としたとき、ＧａＡｓ／Ａｌ
０．２Ｇａ０．８Ａｓ選択エッチングする場合、５０ｗ
ｔ％クエン酸水溶液：３０％過酸化水素＝２．５：１〜
４：１程度、Ａｌ０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇ
ａ０．３Ａｓ選択エッチングする場合、５０ｗｔ％クエ
ン酸水溶液：３０％過酸化水素＝５：１〜６：１程度の
組成比のものも可能である。
より高濃度化した場合、水に対する過酸化水素濃度が増
大することでＡｌ酸化層が形成され易くなり、エッチン
グされ難くなる。この場合、過酸化水素比を減少させる
ことで選択エッチングが可能である。例えば、クエン酸
水溶液濃度＝５０ｗｔ％としたとき、ＧａＡｓ／Ａｌ
０．２Ｇａ０．８Ａｓ選択エッチングする場合、５０ｗ
ｔ％クエン酸水溶液：３０％過酸化水素＝２．５：１〜
４：１程度、Ａｌ０．２Ｇａ０．８Ａｓ／Ａｌ０．７Ｇ
ａ０．３Ａｓ選択エッチングする場合、５０ｗｔ％クエ
ン酸水溶液：３０％過酸化水素＝５：１〜６：１程度の
組成比のものも可能である。
【００３８】次に図１（ｅ）に示すように、ゲート開口
部に露出したｉ−Ａｌ0.7Ｇａ０．３Ａｓエッチングス
トッパー層１０５を選択的に除去する。ＨＣｌまたはバ
ッファード弗酸等の酸処理によって選択的な除去が可能
である。
部に露出したｉ−Ａｌ0.7Ｇａ０．３Ａｓエッチングス
トッパー層１０５を選択的に除去する。ＨＣｌまたはバ
ッファード弗酸等の酸処理によって選択的な除去が可能
である。
【００３９】次に図１（ｆ）に示すように、フォトレジ
ストマスク１１２をメチルエチルケトンで除去した後、
ゲート電極となるショットキー性の金属を全面に成膜
し、リソグラフィーおよびＲＩＥ技術によりゲート電極
１１３と１１４を形成する。その後、ＳｉＯ2絶縁膜１
０９を開口し、蒸着リフトオフ法によりソース電極１１
５と１１７およびドレイン電極１１６と１１８を形成
し、半導体装置を得る。
ストマスク１１２をメチルエチルケトンで除去した後、
ゲート電極となるショットキー性の金属を全面に成膜
し、リソグラフィーおよびＲＩＥ技術によりゲート電極
１１３と１１４を形成する。その後、ＳｉＯ2絶縁膜１
０９を開口し、蒸着リフトオフ法によりソース電極１１
５と１１７およびドレイン電極１１６と１１８を形成
し、半導体装置を得る。
【００４０】図４（ｅ）に本発明の第２の実施の形態に
よる半導体装置の構造の断面図を示す。この図は（０１
−１）破断面を示したものである。
よる半導体装置の構造の断面図を示す。この図は（０１
−１）破断面を示したものである。
【００４１】図４（ｅ）の半導体装置は、半絶縁ＧａＡ
ｓ基板４０１上にｉ−ＧａＡｓバッファー層４０２、ｉ
−ＩｎＧａＡｓチャネル層４０３、ｎ−Ａｌ０．２Ｇａ
０．８Ａｓ電子供給層４０４、第１のｉ−Ａｌ０．７Ｇ
ａ０．３Ａｓエッチングストッパー層４０５ａ、ｎ−Ａ
ｌＧａＡｓしきい値電圧制御層４０６、第２のｉ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパー層４０５
ｂ、ｎ−ＧａＡｓコンタクト層４０７が順次成長されて
おり、Ｅ型ＦＥＴのゲート電極はｎ−Ａｌ０．２Ｇａ
０．８Ａｓ電子供給層４０４とショットキー接合し、Ｄ
型ＦＥＴのゲートはｎ−Ａｌ０．２Ｇａ０．８Ａｓしき
い値電圧制御層４０６とショットキー接合している。エ
ッチングストッパー層４０５ａ、４０５ｂの構造は第１
の実施の形態のものと同じ構造である。
ｓ基板４０１上にｉ−ＧａＡｓバッファー層４０２、ｉ
−ＩｎＧａＡｓチャネル層４０３、ｎ−Ａｌ０．２Ｇａ
０．８Ａｓ電子供給層４０４、第１のｉ−Ａｌ０．７Ｇ
ａ０．３Ａｓエッチングストッパー層４０５ａ、ｎ−Ａ
ｌＧａＡｓしきい値電圧制御層４０６、第２のｉ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパー層４０５
ｂ、ｎ−ＧａＡｓコンタクト層４０７が順次成長されて
おり、Ｅ型ＦＥＴのゲート電極はｎ−Ａｌ０．２Ｇａ
０．８Ａｓ電子供給層４０４とショットキー接合し、Ｄ
型ＦＥＴのゲートはｎ−Ａｌ０．２Ｇａ０．８Ａｓしき
い値電圧制御層４０６とショットキー接合している。エ
ッチングストッパー層４０５ａ、４０５ｂの構造は第１
の実施の形態のものと同じ構造である。
【００４２】次に図４（ａ）〜（ｅ）を用いて、図４
（ｅ）の半導体装置を製造する工程について説明する。
図４は全てＧａＡｓ（０１−１）破断面を示したもので
ある。
（ｅ）の半導体装置を製造する工程について説明する。
図４は全てＧａＡｓ（０１−１）破断面を示したもので
ある。
【００４３】まず、図４（ａ）に示すように、第１の実
施の形態と同様に、半絶縁性ＧａＡｓ基板４０１上に、
ｉ−ＧａＡｓバッファー層４０２、ｉ−ＩｎＧａＡｓチ
ャネル層４０３、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ電子供
給層４０４、第１のｉ−Ａｌ０．７Ｇａ０．３Ａｓエッ
チングストッパー層４０５ａ、ｎ−ＡｌＧａＡｓしきい
値電圧制御層４０６、第２のｉ−Ａｌ０．７Ｇａ０．３
Ａｓエッチングストッパー層４０５ｂ、ｎ−ＧａＡｓコ
ンタクト層４０７を順次成長する。その後、素子分離領
域４０８を形成する。
施の形態と同様に、半絶縁性ＧａＡｓ基板４０１上に、
ｉ−ＧａＡｓバッファー層４０２、ｉ−ＩｎＧａＡｓチ
ャネル層４０３、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ電子供
給層４０４、第１のｉ−Ａｌ０．７Ｇａ０．３Ａｓエッ
チングストッパー層４０５ａ、ｎ−ＡｌＧａＡｓしきい
値電圧制御層４０６、第２のｉ−Ａｌ０．７Ｇａ０．３
Ａｓエッチングストッパー層４０５ｂ、ｎ−ＧａＡｓコ
ンタクト層４０７を順次成長する。その後、素子分離領
域４０８を形成する。
【００４４】次に、図４（ｂ）に示すように、第１の実
施の形態と同様に、絶縁膜４０９を成長した後、ゲート
開口部４１０と４１１を形成する。その後フォトレジス
トマスクは除去する。
施の形態と同様に、絶縁膜４０９を成長した後、ゲート
開口部４１０と４１１を形成する。その後フォトレジス
トマスクは除去する。
【００４５】次に、図４（ｃ）に示すように、ｎ−Ｇａ
Ａｓコンタクト層４０７を低温のクエン酸水溶液と過酸
化水素水の混合溶液を用いたウェットエッチングでエッ
チング除去する。この第２の実施の形態では、ＧａＡｓ
とＡｌ０．７Ｇａ０．３Ａｓの選択エッチングを行うの
で、第１の実施の形態より精密なしきい値電圧制御が可
能である。これは、ＡｌＧａＡｓのＡｌ組成が高いほど
ＧａＡｓと選択比が得られるからである。よって、エッ
チング溶液濃度の組成に大きなマージンが保てる。（混
合する溶液組成は第１の実施の形態で述べたＧａＡｓ／
Ａｌ０．２Ｇａ０．８ＡｓおよびＡｌ０．２Ｇａ０．８
Ａｓ／Ａｌ０．７Ｇａ０．３Ａｓの選択エッチングが可
能ないずれの組成比でもよい。）次に図４（ｄ）に示す
ように、４１０、４１１開口部に露出した第２のｉ−Ａ
ｌ０．７Ｇａ０．３Ａｓエッチングストッパー層４０５
ｂを酸処理によって選択的に除去した後、Ｄ型ＦＥＴを
形成する所のゲート開口部４１０をフォトレジストマス
ク４１２で覆い、Ｅ型ＦＥＴを形成する所ゲート開口部
４１１の下のｎ−ＧａＡｓしきい値電圧制御層４０６を
エッチングする。これ以降は第１の実施の形態同様に半
導体装置を作成する。
Ａｓコンタクト層４０７を低温のクエン酸水溶液と過酸
化水素水の混合溶液を用いたウェットエッチングでエッ
チング除去する。この第２の実施の形態では、ＧａＡｓ
とＡｌ０．７Ｇａ０．３Ａｓの選択エッチングを行うの
で、第１の実施の形態より精密なしきい値電圧制御が可
能である。これは、ＡｌＧａＡｓのＡｌ組成が高いほど
ＧａＡｓと選択比が得られるからである。よって、エッ
チング溶液濃度の組成に大きなマージンが保てる。（混
合する溶液組成は第１の実施の形態で述べたＧａＡｓ／
Ａｌ０．２Ｇａ０．８ＡｓおよびＡｌ０．２Ｇａ０．８
Ａｓ／Ａｌ０．７Ｇａ０．３Ａｓの選択エッチングが可
能ないずれの組成比でもよい。）次に図４（ｄ）に示す
ように、４１０、４１１開口部に露出した第２のｉ−Ａ
ｌ０．７Ｇａ０．３Ａｓエッチングストッパー層４０５
ｂを酸処理によって選択的に除去した後、Ｄ型ＦＥＴを
形成する所のゲート開口部４１０をフォトレジストマス
ク４１２で覆い、Ｅ型ＦＥＴを形成する所ゲート開口部
４１１の下のｎ−ＧａＡｓしきい値電圧制御層４０６を
エッチングする。これ以降は第１の実施の形態同様に半
導体装置を作成する。
【００４６】
【発明の効果】以上に説明したように本発明により作製
されたＤ型ＦＥＴおよびＥ型ＦＥＴにおいては、 １）選択ウェットエッチングによるゲート開口を用い、
再現性に優れたしきい値電圧制御、 ２）異方的ウェットエッチングにより、ゲート寸法制御
性がよく、エッチングダメージがない、 という特長を兼ね備えている。
されたＤ型ＦＥＴおよびＥ型ＦＥＴにおいては、 １）選択ウェットエッチングによるゲート開口を用い、
再現性に優れたしきい値電圧制御、 ２）異方的ウェットエッチングにより、ゲート寸法制御
性がよく、エッチングダメージがない、 という特長を兼ね備えている。
【００４７】さらに、高いＡｌ組成のエッチングストッ
パーを用いることにより、ストッパー層の選択除去が可
能である。とくにＤ−ＦＥＴのしきい値電圧制御層がコ
ンタクト層のエッチングストッパー層を兼ねている構成
では、エピタキシャル構造、プロセスが簡便となり、ま
たＡｌ０．７Ｇａ０．３Ａｓエッチングストッパー１層
を追加した構造では、Ａｌ０．２Ｇａ０．８Ａｓよりも
Ａｌ０．７Ｇａ０．３Ａｓはエッチングされ難いので、
しきい値電圧制御性に優れており、エッチング溶液の組
成に広いマージンが保てるという効果が得られる。
パーを用いることにより、ストッパー層の選択除去が可
能である。とくにＤ−ＦＥＴのしきい値電圧制御層がコ
ンタクト層のエッチングストッパー層を兼ねている構成
では、エピタキシャル構造、プロセスが簡便となり、ま
たＡｌ０．７Ｇａ０．３Ａｓエッチングストッパー１層
を追加した構造では、Ａｌ０．２Ｇａ０．８Ａｓよりも
Ａｌ０．７Ｇａ０．３Ａｓはエッチングされ難いので、
しきい値電圧制御性に優れており、エッチング溶液の組
成に広いマージンが保てるという効果が得られる。
【図１】本発明の第１の実施の形態による半導体装置の
製造工程断面図。
製造工程断面図。
【図２】本発明におけるエッチング状態を示し、（ａ）
は断面図、（ｂ）は温度に対するエッチングレートを示
す表。
は断面図、（ｂ）は温度に対するエッチングレートを示
す表。
【図３】クエン酸系水溶液／過酸化水素の比によるエッ
チングレートの変化を示すグラフ。
チングレートの変化を示すグラフ。
【図４】本発明の第１の実施の形態による半導体装置の
製造工程断面図。
製造工程断面図。
【図５】第１の従来例による半導体装置の製造工程断面
図。
図。
【図６】第２の従来例による半導体装置の製造工程断面
図。
図。
１０１ 半絶縁性ＧａＡｓ基板 １０２ ＧａＡｓバッファー層 １０３ ｉ−ＩｎＧａＡｓチャネル層 １０４ ｎ−ＡｌＯ．２ＧａＡｓ電子供給層 １０５ ｉ−ＡｌＯ．７ＧａＡｓエッチングストッパ
ー層 １０６ ｎ−ＡｌＯ．２ＧａＡｓしきい値電圧制御層 １０７ ｉ−ＩｎＧａＡｓコンタクト層 １０８ 素子分離領域 １０９ ＳｉＯ2絶縁膜 １１３ Ｄ型FETのゲート電極 １１４ Ｅ型FETのゲート電極 １１５ Ｄ型FETのソース電極 １１６ Ｄ型FETのドレイン電極 １１７ Ｅ型FETのソース電極 １１８ Ｅ型FETのドレイン電極
ー層 １０６ ｎ−ＡｌＯ．２ＧａＡｓしきい値電圧制御層 １０７ ｉ−ＩｎＧａＡｓコンタクト層 １０８ 素子分離領域 １０９ ＳｉＯ2絶縁膜 １１３ Ｄ型FETのゲート電極 １１４ Ｅ型FETのゲート電極 １１５ Ｄ型FETのソース電極 １１６ Ｄ型FETのドレイン電極 １１７ Ｅ型FETのソース電極 １１８ Ｅ型FETのドレイン電極
Claims (4)
- 【請求項１】 エンハンスメント型トランジスタおよび
デプレッション型トランジスタの２種類の電解効果トラ
ンジスタを含む化合物半導体装置において、 半絶縁性ＧａＡｓ基板上にｉ−ＧａＡｓバッファー層、
ｉ−ＩｎＧａＡｓチャネル層、ＡｌＧａＡｓ電子供給
層、ｉ−ＡｌＧａＡｓエッチングストッパー層、ｎ−Ａ
ｌＧａＡｓしきい値電圧制御層、およびｎ−ＧａＡｓコ
ンタクト層が順次形成され、Ｅ型ＦＥＴのゲート電極は
前記電子供給層とショットキー接合され、Ｄ型ＦＥＴの
ゲートは前記しきい値電圧制御層とショットキー接合さ
れていることを特徴とする化合物半導体装置。 - 【請求項２】 前記しきい値電圧制御層と前記コンタク
ト層との間に第２のエッチングストッパー層が設けられ
ている請求項１に記載の化合物半導体装置。 - 【請求項３】 エンハンスメント型トランジスタおよび
デプレッション型トランジスタの２種類の電解効果トラ
ンジスタを含む化合物半導体装置の製造方法において、 半絶縁性ＧａＡｓ基板上に、ＧａＡｓバッファー層、ｉ
−ＩｎＧａＡｓチャネル層、ｎ−ＡｌＧａＡｓ電子供給
層、ｉ−ＡｌＧａＡｓエッチングストッパー層、ｎ−Ａ
ｌＧａＡｓしきい値電圧制御層，ｎ−ＧａＡｓコンタク
ト層を順次成長する工程と、 イオン注入によって素子分離領域を形成し、素子分離を
行う工程と、 絶縁膜を成長した後、フォトレジストマスクを形成し、
ドライエッチングにより２つのゲート開口部およびを形
成する工程と、 前記コンタクト層をウェットエッチングで除去する工程
と、 Ｄ型ＦＥＴを形成する領域にある一方のゲート開口部を
フォトレジストマスクで覆い、Ｅ型ＦＥＴを形成する領
域にある他方のゲート開口部の下方に位置する前記しき
い値電圧制御層をエッチングする工程と、 前記ゲート開口部に露出したエッチングストッパー層を
選択的に除去する工程と、 前記フォトレジストマスクを除去した後、ゲート電極と
なるショットキー性の金属を全面に成膜し、エッチング
により２つのゲート電極を形成する工程と、 前記絶縁膜を開口し、それぞれ２つのソース電極および
ドレイン電極を形成する工程と、を備えたことを特徴と
する化合物半導体装置の製造方法。 - 【請求項４】 前記前記しきい値電圧制御層上に第２の
ｉ−ＡｌＧａＡｓエッチングストッパー層を設ける工程
を備えた請求項３に記載の化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162704A JP2000353789A (ja) | 1999-06-09 | 1999-06-09 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162704A JP2000353789A (ja) | 1999-06-09 | 1999-06-09 | 化合物半導体装置およびその製造方法 |
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|---|---|
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ID=15759721
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|---|---|---|---|
| JP11162704A Pending JP2000353789A (ja) | 1999-06-09 | 1999-06-09 | 化合物半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2000353789A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009066434A1 (ja) * | 2007-11-19 | 2009-05-28 | Nec Corporation | 電界効果トランジスタおよびその製造方法 |
| JP2013211408A (ja) * | 2012-03-30 | 2013-10-10 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| KR101501825B1 (ko) * | 2012-03-29 | 2015-03-11 | 후지쯔 가부시끼가이샤 | 화합물 반도체 장치 및 그 제조 방법 |
-
1999
- 1999-06-09 JP JP11162704A patent/JP2000353789A/ja active Pending
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| US8680580B2 (en) | 2007-11-19 | 2014-03-25 | Renesas Electronics Corporation | Field effect transistor and process for manufacturing same |
| JP5906004B2 (ja) * | 2007-11-19 | 2016-04-20 | ルネサスエレクトロニクス株式会社 | 電界効果トランジスタおよびその製造方法 |
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