JP2001144110A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明の課題は、エッチングストッパ層又は
ノンドープ層を用いた場合にソース抵抗を低減すること
ができる半導体装置及びその製造方法を提供することを
目的とする。 【解決手段】 ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチン
グストッパ層７及びｉ−ＧａＡｓ層７ａ（ノンドープ
層）の何れか一方の層が形成された半導体装置におい
て、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７及びｉ−ＧａＡｓ層７ａ（ノンドープ層）の何れか
一方の層の下層に不純物がデルタドープされたデルタド
ープ層６を形成させ、リセス１２形成時にデルタドープ
層６がゲート電極１０に接触しないようにエッチングを
行う。
ノンドープ層を用いた場合にソース抵抗を低減すること
ができる半導体装置及びその製造方法を提供することを
目的とする。 【解決手段】 ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチン
グストッパ層７及びｉ−ＧａＡｓ層７ａ（ノンドープ
層）の何れか一方の層が形成された半導体装置におい
て、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７及びｉ−ＧａＡｓ層７ａ（ノンドープ層）の何れか
一方の層の下層に不純物がデルタドープされたデルタド
ープ層６を形成させ、リセス１２形成時にデルタドープ
層６がゲート電極１０に接触しないようにエッチングを
行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどの半導体装置は、ＤＢＳな
どの受信用としてよく用いられており、さらなる低雑音
化・高利得化が要求されている。そのためには、活性層
厚の濃度を高くして相互コンダクタンス（以下、ｇｍ）
を高くすることや、ソース抵抗（以下、Ｒｓ）の低減を
行う必要がある。
どの受信用としてよく用いられており、さらなる低雑音
化・高利得化が要求されている。そのためには、活性層
厚の濃度を高くして相互コンダクタンス（以下、ｇｍ）
を高くすることや、ソース抵抗（以下、Ｒｓ）の低減を
行う必要がある。
【０００３】高ｇｍ化のために一様に供給層の濃度を高
めた場合は、表面濃度が高くなるので、ＦＥＴの耐圧が
低下するという問題がある。そこで、供給層の濃度を表
面側では薄く、チャネル層側では高くするステップドー
プ構造がよく用いられている。その構造としては、図５
に示すように、ＧａＡｓバッファ層２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４＆times;１０−１８／ｃｍ３、膜厚：１０ｎ
ｍ）、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１＆
times;１０−１７／ｃｍ３、膜厚：２０ｎｍ）及びｎ＋
ＧａＡｓキャップ層８（濃度：３＆times;１０−１８／
ｃｍ３、膜厚：８０ｎｍ）を成長させたエピタキシャル
層を用いる。また、ゲート電極１０は、ｎ−Ａｌ０．２
Ｇａ０．８Ａｓ層５上に形成され、オーミック電極９は
ｎ＋ＧａＡｓキャップ層８上に形成されている。
めた場合は、表面濃度が高くなるので、ＦＥＴの耐圧が
低下するという問題がある。そこで、供給層の濃度を表
面側では薄く、チャネル層側では高くするステップドー
プ構造がよく用いられている。その構造としては、図５
に示すように、ＧａＡｓバッファ層２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４＆times;１０−１８／ｃｍ３、膜厚：１０ｎ
ｍ）、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１＆
times;１０−１７／ｃｍ３、膜厚：２０ｎｍ）及びｎ＋
ＧａＡｓキャップ層８（濃度：３＆times;１０−１８／
ｃｍ３、膜厚：８０ｎｍ）を成長させたエピタキシャル
層を用いる。また、ゲート電極１０は、ｎ−Ａｌ０．２
Ｇａ０．８Ａｓ層５上に形成され、オーミック電極９は
ｎ＋ＧａＡｓキャップ層８上に形成されている。
【０００４】以上説明した従来の半導体装置は、ステッ
プドープ構造により高ｇｍ化を実現することができ、そ
の結果として低雑音化・高利得化を実現することができ
る。
プドープ構造により高ｇｍ化を実現することができ、そ
の結果として低雑音化・高利得化を実現することができ
る。
【０００５】しかし、以上の半導体装置にあっては、リ
セス形成時にエッチング量がばらつき、その結果として
ＦＥＴのしきい値電圧Ｖｔｈや電流値などがばらつき、
製造歩留まりが低下してしまうという問題があった。
セス形成時にエッチング量がばらつき、その結果として
ＦＥＴのしきい値電圧Ｖｔｈや電流値などがばらつき、
製造歩留まりが低下してしまうという問題があった。
【０００６】係る問題を解決するために、ｎ＋ＧａＡｓ
層下にエッチングストッパ層を挿入し、クエン酸とＨ２
Ｏ２混合液とを用いた選択ウェットエッチングによりリ
セスを形成する方法が実現されている。
層下にエッチングストッパ層を挿入し、クエン酸とＨ２
Ｏ２混合液とを用いた選択ウェットエッチングによりリ
セスを形成する方法が実現されている。
【０００７】係る方法により製造される半導体装置の構
造を図６に示す。ＧａＡｓバッファ２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４＆times;１０−１８／ｃｍ３、膜厚：１０ｎ
ｍ）、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１＆
times;１０−１７／ｃｍ３、膜厚：２０ｎｍ）、ｎ−Ａ
ｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７及びｎ
＋ＧａＡｓキャップ層８（濃度：３＆times;１０−１８
／ｃｍ３、膜厚：８０ｎｍ）を成長させたエピタキシャ
ル層を用いている。また、ゲート電極１０は、ｎ−Ａｌ
０．２Ｇａ０．８Ａｓ層５上に形成され、オーミック電
極９はｎ＋ＧａＡｓキャップ層８上に形成されている。
造を図６に示す。ＧａＡｓバッファ２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４＆times;１０−１８／ｃｍ３、膜厚：１０ｎ
ｍ）、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１＆
times;１０−１７／ｃｍ３、膜厚：２０ｎｍ）、ｎ−Ａ
ｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７及びｎ
＋ＧａＡｓキャップ層８（濃度：３＆times;１０−１８
／ｃｍ３、膜厚：８０ｎｍ）を成長させたエピタキシャ
ル層を用いている。また、ゲート電極１０は、ｎ−Ａｌ
０．２Ｇａ０．８Ａｓ層５上に形成され、オーミック電
極９はｎ＋ＧａＡｓキャップ層８上に形成されている。
【０００８】以上説明した従来の半導体装置は、エッチ
ングストッパ層７により、電子供給層の厚さを一定に制
御することができ、Ｖｔｈなどのばらつきを大幅に低減
することができる。
ングストッパ層７により、電子供給層の厚さを一定に制
御することができ、Ｖｔｈなどのばらつきを大幅に低減
することができる。
【０００９】
【発明が解決しようとする課題】しかし、以上説明した
従来の半導体装置にあっては、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７が高抵抗層となり、Ｒｓ
が増加し、特性が劣化するという問題があった。この場
合、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７はＡｌ組成が高いため、ＤＸセンターが多くなり、
Ｓｉをドープピングしても活性化されず、実質上のキャ
リア濃度が大幅に低減し、高抵抗層となるのが原因であ
った。また、ノンドープ層を挿入した場合にも、ノンド
ープ層がオーミック電極の下にあるため、コンタクト抵
抗が増加し、Ｒｓが増加する問題がある。即ち、ノンド
ープ層が高抵抗層となるという問題があった。
従来の半導体装置にあっては、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７が高抵抗層となり、Ｒｓ
が増加し、特性が劣化するという問題があった。この場
合、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７はＡｌ組成が高いため、ＤＸセンターが多くなり、
Ｓｉをドープピングしても活性化されず、実質上のキャ
リア濃度が大幅に低減し、高抵抗層となるのが原因であ
った。また、ノンドープ層を挿入した場合にも、ノンド
ープ層がオーミック電極の下にあるため、コンタクト抵
抗が増加し、Ｒｓが増加する問題がある。即ち、ノンド
ープ層が高抵抗層となるという問題があった。
【００１０】本発明は以上の従来技術における問題に鑑
みてなされたものであって、エッチングストッパ層又は
ノンドープ層を用いた場合にソース抵抗を低減すること
ができる半導体装置及びその製造方法を提供することを
目的とする。
みてなされたものであって、エッチングストッパ層又は
ノンドープ層を用いた場合にソース抵抗を低減すること
ができる半導体装置及びその製造方法を提供することを
目的とする。
【００１１】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、多層構造の半導体基板上にリセス構造
を有し、係るリセス構造の底部に位置する層に接続する
ゲート電極を有し、オーミック接触でオーミック電極と
接続されるキャップ層の下層に、ノンドープ層及び他の
層とはエッチング特性が異なるエッチングストッパ層の
何れか一方の層をリセス構造の両端に有する電解効果ト
ランジスタであって、エッチングストッパ層及びノンド
ープ層の何れか一方の層の下層に不純物がデルタドープ
されたデルタドープ層を有することを特徴とする半導体
装置である。
願第１の発明は、多層構造の半導体基板上にリセス構造
を有し、係るリセス構造の底部に位置する層に接続する
ゲート電極を有し、オーミック接触でオーミック電極と
接続されるキャップ層の下層に、ノンドープ層及び他の
層とはエッチング特性が異なるエッチングストッパ層の
何れか一方の層をリセス構造の両端に有する電解効果ト
ランジスタであって、エッチングストッパ層及びノンド
ープ層の何れか一方の層の下層に不純物がデルタドープ
されたデルタドープ層を有することを特徴とする半導体
装置である。
【００１２】したがって、本出願第１の発明の半導体装
置によれば、エッチングストッパ層及びノンドープ層の
何れか一方の層の下層に不純物がデルタドープされたデ
ルタドープ層を有することから、挿入されたエッチング
ストッパ層及びノンドープ層の何れか一方の抵抗を低減
させることができる。即ちソース抵抗を低減させること
ができる。また、ゲート電極がデルタドープ層に接触し
ないため、ゲート電極のリーク電流が増大することがな
く、ゲート−ドレイン間の耐圧（ＢＶｇｄ）が低下する
ことがない。従って、高周波特性、例えば、ノイズ指数
及び利得が向上される利点がある。
置によれば、エッチングストッパ層及びノンドープ層の
何れか一方の層の下層に不純物がデルタドープされたデ
ルタドープ層を有することから、挿入されたエッチング
ストッパ層及びノンドープ層の何れか一方の抵抗を低減
させることができる。即ちソース抵抗を低減させること
ができる。また、ゲート電極がデルタドープ層に接触し
ないため、ゲート電極のリーク電流が増大することがな
く、ゲート−ドレイン間の耐圧（ＢＶｇｄ）が低下する
ことがない。従って、高周波特性、例えば、ノイズ指数
及び利得が向上される利点がある。
【００１３】また、本出願第２の発明は、デルタドープ
層が単一種類の不純物より形成されてなることを特徴と
する。
層が単一種類の不純物より形成されてなることを特徴と
する。
【００１４】したがって、本出願第２の発明の半導体装
置によれば、デルタドープ層が単一種類の不純物より形
成されてなることから、界面と不純物ドープ層との間に
トンネル効果が発生し易くなる利点がある。即ち、トン
ネル効果の発生により、キャリアの有するエネルギー以
上の障壁でも通り抜けることができるようになるので、
キャリアが積層方向により一層移動し易くなる。従っ
て、半導体装置における積層方向の抵抗成分をより一層
低減させることができる。
置によれば、デルタドープ層が単一種類の不純物より形
成されてなることから、界面と不純物ドープ層との間に
トンネル効果が発生し易くなる利点がある。即ち、トン
ネル効果の発生により、キャリアの有するエネルギー以
上の障壁でも通り抜けることができるようになるので、
キャリアが積層方向により一層移動し易くなる。従っ
て、半導体装置における積層方向の抵抗成分をより一層
低減させることができる。
【００１５】また、本出願第３の発明は、半導体基板上
に、バッファ層、キャリアの移動経路を形成するチャネ
ル層、キャリア供給層、不純物をキャリア供給層よりも
高濃度にドーピングしたデルタドープ層、他の層とはエ
ッチング特性が異なるエッチングストッパ層及びキャッ
プ層をエピタキシャル成長により半導体基板側から順次
形成させる工程と、前記キャップ層上にオーミック接触
によって接続されるオーミック電極を形成し、ゲート電
極形成領域を開口したフォトレジストを形成後、エッチ
ングストッパ層に対して選択的にキャップ層を除去して
リセス構造を形成させる工程と、前記エッチングストッ
パ層及びデルタドープ層のゲート電極が形成される部位
を選択的に除去した後、ゲート電極を形成させる工程と
からなることを特徴とする半導体装置の製造方法であ
る。
に、バッファ層、キャリアの移動経路を形成するチャネ
ル層、キャリア供給層、不純物をキャリア供給層よりも
高濃度にドーピングしたデルタドープ層、他の層とはエ
ッチング特性が異なるエッチングストッパ層及びキャッ
プ層をエピタキシャル成長により半導体基板側から順次
形成させる工程と、前記キャップ層上にオーミック接触
によって接続されるオーミック電極を形成し、ゲート電
極形成領域を開口したフォトレジストを形成後、エッチ
ングストッパ層に対して選択的にキャップ層を除去して
リセス構造を形成させる工程と、前記エッチングストッ
パ層及びデルタドープ層のゲート電極が形成される部位
を選択的に除去した後、ゲート電極を形成させる工程と
からなることを特徴とする半導体装置の製造方法であ
る。
【００１６】したがって、本出願第３の発明の半導体装
置の製造方法によれば、半導体基板上に、バッファ層、
キャリアの移動経路を形成するチャネル層、キャリア供
給層、不純物をキャリア供給層よりも高濃度にドーピン
グしたデルタドープ層、他の層とはエッチング特性が異
なるエッチングストッパ層及びキャップ層をエピタキシ
ャル成長により半導体基板側から順次形成させる工程
と、前記キャップ層上にオーミック接触によって接続さ
れるオーミック電極を形成し、ゲート電極形成領域を開
口したフォトレジストを形成後、エッチングストッパ層
に対して選択的にキャップ層を除去してリセス構造を形
成させる工程と、前記エッチングストッパ層及びデルタ
ドープ層のゲート電極が形成される部位を選択的に除去
した後、ゲート電極を形成させる工程とからなることか
ら、挿入されたエッチングストッパ層の抵抗を低減させ
ることができる。即ちソース抵抗を低減させることがで
きる。また、ゲート電極がデルタドープ層に接触しない
ため、ゲート電極のリーク電流が増大することがなく、
ゲート−ドレイン間の耐圧（ＢＶｇｄ）が低下すること
がない。従って、高周波特性、例えば、ノイズ指数及び
利得が向上される利点がある。
置の製造方法によれば、半導体基板上に、バッファ層、
キャリアの移動経路を形成するチャネル層、キャリア供
給層、不純物をキャリア供給層よりも高濃度にドーピン
グしたデルタドープ層、他の層とはエッチング特性が異
なるエッチングストッパ層及びキャップ層をエピタキシ
ャル成長により半導体基板側から順次形成させる工程
と、前記キャップ層上にオーミック接触によって接続さ
れるオーミック電極を形成し、ゲート電極形成領域を開
口したフォトレジストを形成後、エッチングストッパ層
に対して選択的にキャップ層を除去してリセス構造を形
成させる工程と、前記エッチングストッパ層及びデルタ
ドープ層のゲート電極が形成される部位を選択的に除去
した後、ゲート電極を形成させる工程とからなることか
ら、挿入されたエッチングストッパ層の抵抗を低減させ
ることができる。即ちソース抵抗を低減させることがで
きる。また、ゲート電極がデルタドープ層に接触しない
ため、ゲート電極のリーク電流が増大することがなく、
ゲート−ドレイン間の耐圧（ＢＶｇｄ）が低下すること
がない。従って、高周波特性、例えば、ノイズ指数及び
利得が向上される利点がある。
【００１７】また、本出願第４の発明は、クエン酸と過
酸化水素水との混合液を用いてキャップ層を除去すると
共に前記混合液によってエッチングストッパ層を酸化さ
せることでエッチングを停止させ、酸化されたエッチン
グストッパ及びデルタドープ層を塩酸処理して除去する
ことを特徴とする。
酸化水素水との混合液を用いてキャップ層を除去すると
共に前記混合液によってエッチングストッパ層を酸化さ
せることでエッチングを停止させ、酸化されたエッチン
グストッパ及びデルタドープ層を塩酸処理して除去する
ことを特徴とする。
【００１８】したがって、本出願第４の発明の半導体装
置の製造方法によれば、クエン酸と過酸化水素水との混
合液を用いてキャップ層を除去すると共に前記混合液に
よってエッチングストッパ層を酸化させることでエッチ
ングを停止させ、酸化されたエッチングストッパ及びデ
ルタドープ層を塩酸処理して除去することから、エッチ
ング量、半導体装置のしきい値電圧Ｖｔｈ及び電流値の
ばらつきを防止すると共に、製造歩留まりを向上させる
ことができる。
置の製造方法によれば、クエン酸と過酸化水素水との混
合液を用いてキャップ層を除去すると共に前記混合液に
よってエッチングストッパ層を酸化させることでエッチ
ングを停止させ、酸化されたエッチングストッパ及びデ
ルタドープ層を塩酸処理して除去することから、エッチ
ング量、半導体装置のしきい値電圧Ｖｔｈ及び電流値の
ばらつきを防止すると共に、製造歩留まりを向上させる
ことができる。
【００１９】また、本出願第５の発明は、半導体基板上
に、バッファ層、キャリアの移動経路を形成するチャネ
ル層、キャリア供給層、不純物をキャリア供給層よりも
高濃度にドーピングしたデルタドープ層、ノンドープ層
及びキャップ層をエピタキシャル成長により半導体基板
側から順次形成させる工程と、前記キャップ層、前記ノ
ンドープ層及び前記デルタドープ層のゲート電極が形成
される部位をエッチングしてゲートリセスを形成させる
工程と、ゲート電極を形成させる工程とからなることを
特徴とする半導体装置の製造方法である。
に、バッファ層、キャリアの移動経路を形成するチャネ
ル層、キャリア供給層、不純物をキャリア供給層よりも
高濃度にドーピングしたデルタドープ層、ノンドープ層
及びキャップ層をエピタキシャル成長により半導体基板
側から順次形成させる工程と、前記キャップ層、前記ノ
ンドープ層及び前記デルタドープ層のゲート電極が形成
される部位をエッチングしてゲートリセスを形成させる
工程と、ゲート電極を形成させる工程とからなることを
特徴とする半導体装置の製造方法である。
【００２０】したがって、本出願第５の発明の半導体装
置の製造方法によれば、半導体基板上に、バッファ層、
キャリアの移動経路を形成するチャネル層、キャリア供
給層、不純物をキャリア供給層よりも高濃度にドーピン
グしたデルタドープ層、ノンドープ層及びキャップ層を
エピタキシャル成長により半導体基板側から順次形成さ
せる工程と、前記キャップ層、前記ノンドープ層及び前
記デルタドープ層のゲート電極が形成される部位をエッ
チングしてゲートリセスを形成させる工程と、ゲート電
極を形成させる工程とからなることから、挿入されたノ
ンドープ層の抵抗を低減させることができる。即ちソー
ス抵抗を低減させることができる。また、ゲート電極が
デルタドープ層に接触しないため、ゲート電極のリーク
電流が増大することがなく、ゲート−ドレイン間の耐圧
（ＢＶｇｄ）が低下することがない。
置の製造方法によれば、半導体基板上に、バッファ層、
キャリアの移動経路を形成するチャネル層、キャリア供
給層、不純物をキャリア供給層よりも高濃度にドーピン
グしたデルタドープ層、ノンドープ層及びキャップ層を
エピタキシャル成長により半導体基板側から順次形成さ
せる工程と、前記キャップ層、前記ノンドープ層及び前
記デルタドープ層のゲート電極が形成される部位をエッ
チングしてゲートリセスを形成させる工程と、ゲート電
極を形成させる工程とからなることから、挿入されたノ
ンドープ層の抵抗を低減させることができる。即ちソー
ス抵抗を低減させることができる。また、ゲート電極が
デルタドープ層に接触しないため、ゲート電極のリーク
電流が増大することがなく、ゲート−ドレイン間の耐圧
（ＢＶｇｄ）が低下することがない。
【００２１】
【発明の実施の形態】以下に本発明の実施の形態の半導
体装置及びその製造方法につき図面を参照して説明す
る。
体装置及びその製造方法につき図面を参照して説明す
る。
【００２２】（実施の形態１）図１は本発明の実施の形
態１の半導体装置を示す断面図である。
態１の半導体装置を示す断面図である。
【００２３】図１を参照して、本発明の実施の形態１の
半導体装置の構成を説明する。本発明の実施の形態１の
半導体装置は、ＧａＡｓ基板１上に、ＧａＡｓバッファ
層２が形成されており、係るＧａＡｓバッファ層２上に
はＩｎＧａＡｓチャネル層３が形成されている。また、
ＩｎＧａＡｓチャネル層３上には、ｎ＋Ａｌ０．２Ｇａ
０．８Ａｓ層４（濃度：４＆times;１０−１８／ｃ
ｍ３、膜厚：１０ｎｍ）、ｎ−Ａｌ０．２Ｇａ０．８Ａ
ｓ層５（濃度１＆times;１０−１７／ｃｍ３、膜厚：２
０ｎｍ）、デルタドープ層６（Ｓｉドープ：６＆times;
１０―１２／ｃｍ２）、ｎ−Ａｌ０．７Ｇａ０．３Ａｓ
エッチングストッパ層７及びｎ＋ＧａＡｓキャップ層８
（濃度３＆times;１０−１８／ｃｍ３、膜厚８０ｎｍ）
を成長させたエピタキシャル層が形成されている。
半導体装置の構成を説明する。本発明の実施の形態１の
半導体装置は、ＧａＡｓ基板１上に、ＧａＡｓバッファ
層２が形成されており、係るＧａＡｓバッファ層２上に
はＩｎＧａＡｓチャネル層３が形成されている。また、
ＩｎＧａＡｓチャネル層３上には、ｎ＋Ａｌ０．２Ｇａ
０．８Ａｓ層４（濃度：４＆times;１０−１８／ｃ
ｍ３、膜厚：１０ｎｍ）、ｎ−Ａｌ０．２Ｇａ０．８Ａ
ｓ層５（濃度１＆times;１０−１７／ｃｍ３、膜厚：２
０ｎｍ）、デルタドープ層６（Ｓｉドープ：６＆times;
１０―１２／ｃｍ２）、ｎ−Ａｌ０．７Ｇａ０．３Ａｓ
エッチングストッパ層７及びｎ＋ＧａＡｓキャップ層８
（濃度３＆times;１０−１８／ｃｍ３、膜厚８０ｎｍ）
を成長させたエピタキシャル層が形成されている。
【００２４】また、デルタドープ層６は単一の不純物が
高濃度にドープされてなるものとする。デルタドープ層
はＶ族元素材料であるＡｓとドーパントであるＳｉのみ
を供給することにより形成され、一原子層面若しくは数
原子層程度の非常に薄い領域に高濃度のドーパントを有
する層である。また、デルタドープ層以外にプレーナド
ープ層又はパルスドープ層などの学術用語があるが、こ
こでは同義語として用いている。更に、ｎ−Ａｌ０．７
Ｇａ０．３Ａｓエッチングストッパ層７はＤＸセンター
が多いため、Ｓｉをドーピングしても活性化されず、実
質上のキャリア濃度が大幅に低減している。
高濃度にドープされてなるものとする。デルタドープ層
はＶ族元素材料であるＡｓとドーパントであるＳｉのみ
を供給することにより形成され、一原子層面若しくは数
原子層程度の非常に薄い領域に高濃度のドーパントを有
する層である。また、デルタドープ層以外にプレーナド
ープ層又はパルスドープ層などの学術用語があるが、こ
こでは同義語として用いている。更に、ｎ−Ａｌ０．７
Ｇａ０．３Ａｓエッチングストッパ層７はＤＸセンター
が多いため、Ｓｉをドーピングしても活性化されず、実
質上のキャリア濃度が大幅に低減している。
【００２５】次に、本発明の実施の形態１の半導体装置
の積層方向におけるエネルギーバンドを図２を参照して
説明する。図２の縦軸はエネルギー（ｅＶ）、横軸は表
面からの距離を示している。また、実線はデルタドープ
層を挿入した本発明の実施の形態１の半導体装置のエネ
ルギーバンドを示し、点線はデルタドープ層を挿入して
いない半導体装置のエネルギーバンドを示す。図２によ
れば、Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層
７の伝導帯下端のエネルギーが低下している。また、ｎ
＋ＧａＡｓキャップ層８とＡｌ０．７Ｇａ０．３Ａｓエ
ッチングストッパ層７との界面及びＡｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７とｎ−Ａｌ０．２Ｇａ
０．８Ａｓ層５との界面の障壁が低下している。以上を
理由として、キャリアである電子がＡｌ０．７Ｇａ０．
３Ａｓ層７を積層方向に移動しやすくさせ、抵抗が低減
されると判断される。
の積層方向におけるエネルギーバンドを図２を参照して
説明する。図２の縦軸はエネルギー（ｅＶ）、横軸は表
面からの距離を示している。また、実線はデルタドープ
層を挿入した本発明の実施の形態１の半導体装置のエネ
ルギーバンドを示し、点線はデルタドープ層を挿入して
いない半導体装置のエネルギーバンドを示す。図２によ
れば、Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層
７の伝導帯下端のエネルギーが低下している。また、ｎ
＋ＧａＡｓキャップ層８とＡｌ０．７Ｇａ０．３Ａｓエ
ッチングストッパ層７との界面及びＡｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７とｎ−Ａｌ０．２Ｇａ
０．８Ａｓ層５との界面の障壁が低下している。以上を
理由として、キャリアである電子がＡｌ０．７Ｇａ０．
３Ａｓ層７を積層方向に移動しやすくさせ、抵抗が低減
されると判断される。
【００２６】また、ゲート電極１０は、ｎ−Ａｌ０．２
Ｇａ０．８Ａｓ層５上に形成されている。更に、オーミ
ック電極９はｎ＋ＧａＡｓキャップ層８上に形成されて
いる。ここで、エッチングストッパとしてのＡｌ組成は
０．７を用いるが、ｎ＋ＧａＡｓキャップ層８のエッチ
ングをストップすることができるのであれば、Ａｌ組成
は０．７以外でも構わない。
Ｇａ０．８Ａｓ層５上に形成されている。更に、オーミ
ック電極９はｎ＋ＧａＡｓキャップ層８上に形成されて
いる。ここで、エッチングストッパとしてのＡｌ組成は
０．７を用いるが、ｎ＋ＧａＡｓキャップ層８のエッチ
ングをストップすることができるのであれば、Ａｌ組成
は０．７以外でも構わない。
【００２７】次に本発明の実施の形態１の半導体装置の
製造方法につき図面を参照して説明する。図３（ａ）、
図３（ｂ）及び図３（ｃ）は本発明の実施の形態１の半
導体装置の製造方法を示す断面図である。
製造方法につき図面を参照して説明する。図３（ａ）、
図３（ｂ）及び図３（ｃ）は本発明の実施の形態１の半
導体装置の製造方法を示す断面図である。
【００２８】本発明の実施の形態１の半導体装置は、前
記エピタキシャル層を成長させた後、ｎ＋ＧａＡｓキャ
ップ層８上にＮｉ／ＡｕＧｅからなるオーミック電極９
を形成させる（図３（ａ））。
記エピタキシャル層を成長させた後、ｎ＋ＧａＡｓキャ
ップ層８上にＮｉ／ＡｕＧｅからなるオーミック電極９
を形成させる（図３（ａ））。
【００２９】次に、ゲート形成用のフォトレジスト１１
を形成し、クエン酸とＨ２Ｏ２の混合液にてｎ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパ層７に対して
選択的にｎ＋ＧａＡｓキャップ層８を除去してリセス１
２（リセス構造）を形成させる（図３（ｂ））。また、
ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７
はＤＸセンターが多いため、Ｓｉをドーピングしても活
性化されず、実質上のキャリア濃度が大幅に低減し、抵
抗層となるという特性を有する。
を形成し、クエン酸とＨ２Ｏ２の混合液にてｎ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパ層７に対して
選択的にｎ＋ＧａＡｓキャップ層８を除去してリセス１
２（リセス構造）を形成させる（図３（ｂ））。また、
ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７
はＤＸセンターが多いため、Ｓｉをドーピングしても活
性化されず、実質上のキャリア濃度が大幅に低減し、抵
抗層となるという特性を有する。
【００３０】最後に、塩酸処理により、Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパ層７とデルタドープ層６
とを除去した後、Ｔｉ／Ａｌ蒸着を行い、リフトオフに
よりレジストを除去して、ゲート電極１０を得る（図３
（ｃ））。クエン酸とＨ２Ｏ２混合液を用いた場合、Ａ
ｌ０．７ＧａＡｓエッチングストッパ層７は酸化され、
Ａｌ２Ｏ３層及びデルタドープ層のみが塩酸処理により
除去されるため、上記にて説明した本発明の実施の形態
１の半導体装置が形成される。
０．３Ａｓエッチングストッパ層７とデルタドープ層６
とを除去した後、Ｔｉ／Ａｌ蒸着を行い、リフトオフに
よりレジストを除去して、ゲート電極１０を得る（図３
（ｃ））。クエン酸とＨ２Ｏ２混合液を用いた場合、Ａ
ｌ０．７ＧａＡｓエッチングストッパ層７は酸化され、
Ａｌ２Ｏ３層及びデルタドープ層のみが塩酸処理により
除去されるため、上記にて説明した本発明の実施の形態
１の半導体装置が形成される。
【００３１】以上で説明した本発明の実施の形態１の半
導体装置及びその製造方法によれば、ｎ−Ａｌ０．７Ｇ
ａ０．３Ａｓエッチングストッパ層７下に高濃度のデル
タドープ層を挿入することで、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７を介してｎ＋ＧａＡｓキ
ャップ層８及びデルタドープ層６が設けられている。従
って、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッ
パ層７の障壁が低減し、オーミック電極のコンタクト抵
抗を低減させることができる。その結果として、ＦＥＴ
のソース抵抗が低下し、高周波特性、例えば、ノイズ指
数や利得が向上する利点がある。また、デルタドープ層
を挿入していても、ゲート電極が接触する層にはデルタ
ドープ層がないため、ゲート電極のリーク電流は大にな
ることがない。従って、ゲート−ドレイン間の耐圧（Ｂ
Ｖｇｄ）が低下することがない。
導体装置及びその製造方法によれば、ｎ−Ａｌ０．７Ｇ
ａ０．３Ａｓエッチングストッパ層７下に高濃度のデル
タドープ層を挿入することで、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７を介してｎ＋ＧａＡｓキ
ャップ層８及びデルタドープ層６が設けられている。従
って、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッ
パ層７の障壁が低減し、オーミック電極のコンタクト抵
抗を低減させることができる。その結果として、ＦＥＴ
のソース抵抗が低下し、高周波特性、例えば、ノイズ指
数や利得が向上する利点がある。また、デルタドープ層
を挿入していても、ゲート電極が接触する層にはデルタ
ドープ層がないため、ゲート電極のリーク電流は大にな
ることがない。従って、ゲート−ドレイン間の耐圧（Ｂ
Ｖｇｄ）が低下することがない。
【００３２】また、選択的にＧａＡｓキャップ層８をエ
ッチングする方法としては、上記にて説明したウェット
エッチング以外に、ＢＣｌ３／ＳＦ６ガス又はＳｉＣｌ
４／ＳＦ６ガスを用いたドライエッチングで行ってもよ
い。また、上記にて説明した本発明の実施の形態１の半
導体装置は、ＩｎＧａＡｓをチャネル層とする高電子移
動度トランジスタ（ＨＥＭＴ）であるが、ＧａＡｓバッ
ファ層２上にｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４、ｎ−
１０．２Ｇａ０．８Ａｓ層５、デルタドープ層６、ｎ−
Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７及び
ｎ＋ＧａＡｓキャップ層８からなるエピタキシャル層を
用いたヘテロ結合ＦＥＴ（ＨＦＥＴ）に適用してもよ
い。更に、ＧａＡｓバッファ層２上にｎ＋Ａｌ０．２Ｇ
ａ０．８Ａｓ層４、ｎ−１０．２Ｇａ０．８Ａｓ層５、
デルタドープ層６、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッ
チングストッパ層７及びｎ＋ＧａＡｓキャップ層８から
なるエピタキシャル層を用いたメタル−半導体ショット
キＦＥＴ（ＭＥＳＦＥＴ）に適用してもよい。
ッチングする方法としては、上記にて説明したウェット
エッチング以外に、ＢＣｌ３／ＳＦ６ガス又はＳｉＣｌ
４／ＳＦ６ガスを用いたドライエッチングで行ってもよ
い。また、上記にて説明した本発明の実施の形態１の半
導体装置は、ＩｎＧａＡｓをチャネル層とする高電子移
動度トランジスタ（ＨＥＭＴ）であるが、ＧａＡｓバッ
ファ層２上にｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４、ｎ−
１０．２Ｇａ０．８Ａｓ層５、デルタドープ層６、ｎ−
Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７及び
ｎ＋ＧａＡｓキャップ層８からなるエピタキシャル層を
用いたヘテロ結合ＦＥＴ（ＨＦＥＴ）に適用してもよ
い。更に、ＧａＡｓバッファ層２上にｎ＋Ａｌ０．２Ｇ
ａ０．８Ａｓ層４、ｎ−１０．２Ｇａ０．８Ａｓ層５、
デルタドープ層６、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッ
チングストッパ層７及びｎ＋ＧａＡｓキャップ層８から
なるエピタキシャル層を用いたメタル−半導体ショット
キＦＥＴ（ＭＥＳＦＥＴ）に適用してもよい。
【００３３】（実施の形態２）次に本発明の実施の形態
２の半導体装置及びその製造方法につき図面を参照して
説明する。
２の半導体装置及びその製造方法につき図面を参照して
説明する。
【００３４】図４は本発明の実施の形態２の半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
【００３５】図４を参照して本発明の実施の形態２の半
導体装置の構成を説明する。本発明の実施の形態２の半
導体装置は、ＧａＡｓ基板１上にＧａＡｓバッファ層２
が形成されている。係るＧａＡｓバッファ層２上にはＩ
ｎＧａＡｓチャネル層３が形成されている。またＩｎＧ
ａＡｓチャネル層３上には、ＧａＡｓ４ａ（濃度：１＆
times;１０−１８／ｃｍ３、膜厚：３０ｎｍ）、デルタ
ドープ層６（Ｓｉドープ：６＆times;１０−１２／ｃｍ
２）、ｉ−ＧａＡｓ層７ａ（ドープなし、２０ｎｍ）、
ｎ＋ＧａＡｓキャップ層８（濃度３＆times;１０−１８
／ｃｍ ３、膜厚：８０ｎｍ）を成長させたエピタキシャ
ル層を用いている。また、ゲート電極１０は、ＧａＡｓ
層４ａ上に形成されている。オーミック電極９はｎ＋Ｇ
ａＡｓキャップ層８上に形成されている。本発明の実施
の形態２の半導体装置は以上で説明した構成を有する。
導体装置の構成を説明する。本発明の実施の形態２の半
導体装置は、ＧａＡｓ基板１上にＧａＡｓバッファ層２
が形成されている。係るＧａＡｓバッファ層２上にはＩ
ｎＧａＡｓチャネル層３が形成されている。またＩｎＧ
ａＡｓチャネル層３上には、ＧａＡｓ４ａ（濃度：１＆
times;１０−１８／ｃｍ３、膜厚：３０ｎｍ）、デルタ
ドープ層６（Ｓｉドープ：６＆times;１０−１２／ｃｍ
２）、ｉ−ＧａＡｓ層７ａ（ドープなし、２０ｎｍ）、
ｎ＋ＧａＡｓキャップ層８（濃度３＆times;１０−１８
／ｃｍ ３、膜厚：８０ｎｍ）を成長させたエピタキシャ
ル層を用いている。また、ゲート電極１０は、ＧａＡｓ
層４ａ上に形成されている。オーミック電極９はｎ＋Ｇ
ａＡｓキャップ層８上に形成されている。本発明の実施
の形態２の半導体装置は以上で説明した構成を有する。
【００３６】次に本発明の実施の形態２の半導体装置の
製造方法につき図面を参照して説明する。図５（ａ）、
図５（ｂ）、図５（ｃ）及び図５（ｄ）は本発明の実施
の形態２の半導体装置の製造方法を示す断面図である。
製造方法につき図面を参照して説明する。図５（ａ）、
図５（ｂ）、図５（ｃ）及び図５（ｄ）は本発明の実施
の形態２の半導体装置の製造方法を示す断面図である。
【００３７】本発明の実施の形態２の半導体装置は、前
記エピタキシャル層を成長させた後、フォトレジスト１
１ａをマスクにｎ＋ＧａＡｓキャップ層８をエッチング
して、ワイドリセス１２ａを形成させる（図５
（ａ））。この時、図示はしないが、ｉ−ＧａＡｓ層７
ａ上にＡｌＧａＡｓ層からなるエッチングストッパ層を
挿入したエピタキシャル層を用いて、ワイドリセス１２
ａ形成に選択エッチングを用いても構わない。
記エピタキシャル層を成長させた後、フォトレジスト１
１ａをマスクにｎ＋ＧａＡｓキャップ層８をエッチング
して、ワイドリセス１２ａを形成させる（図５
（ａ））。この時、図示はしないが、ｉ−ＧａＡｓ層７
ａ上にＡｌＧａＡｓ層からなるエッチングストッパ層を
挿入したエピタキシャル層を用いて、ワイドリセス１２
ａ形成に選択エッチングを用いても構わない。
【００３８】次に、全面にＳｉＯ２からなる絶縁膜１３
をＣＶＤによって成膜し、ゲートになる部位が開口する
ようにフォトレジスト（図示せず）を形成する。係るフ
ォトレジストをマスクとして、ＣＦ４／ＣＨＦ３／Ａｒ
ガスを用いたＲＩＥにて絶縁膜をドライエッチングして
フォトマスクを除去し、ゲート開口１４を形成させる
（図５（ｂ））。
をＣＶＤによって成膜し、ゲートになる部位が開口する
ようにフォトレジスト（図示せず）を形成する。係るフ
ォトレジストをマスクとして、ＣＦ４／ＣＨＦ３／Ａｒ
ガスを用いたＲＩＥにて絶縁膜をドライエッチングして
フォトマスクを除去し、ゲート開口１４を形成させる
（図５（ｂ））。
【００３９】次に、絶縁膜１３をマスクとして、ｉ−Ｇ
ａＡｓ層７ａとデルタドープ層６とをエッチングして、
ゲートリセス１２ｂを形成させる（図５（ｃ））。
ａＡｓ層７ａとデルタドープ層６とをエッチングして、
ゲートリセス１２ｂを形成させる（図５（ｃ））。
【００４０】最後にＷＳｉ／ＴｉＮ／Ｐｔ／Ａｕからな
るゲート電極１０をスパッタ法により形成し、Ｎｉ／Ａ
ｕＧｅからなるオーミック電極９を形成し、ＦＥＴを得
る（図５（ｄ））。
るゲート電極１０をスパッタ法により形成し、Ｎｉ／Ａ
ｕＧｅからなるオーミック電極９を形成し、ＦＥＴを得
る（図５（ｄ））。
【００４１】以上説明した本発明の実施の形態２の半導
体装置及びその製造方法によれば、抵抗層となるノンド
ープのｉ−ＧａＡｓ層７ａ下に高濃度のデルタドープ層
６を挿入し、ｉ−ＧａＡｓ層７ａを介してｎ＋ＧａＡｓ
キャップ層８及びデルタドープ層６を形成させるため、
ｉ−ＧａＡｓ層７ａの障壁が下がり、オーミック電極９
の抵抗を低下させることができる。また、ゲート電極１
０が接触する層には高濃度層がないため、ゲート電極の
リーク電流が増大することなく、ゲート−ドレイン間の
耐圧（ＢＶｇｄ）が低下することがない利点がある。
体装置及びその製造方法によれば、抵抗層となるノンド
ープのｉ−ＧａＡｓ層７ａ下に高濃度のデルタドープ層
６を挿入し、ｉ−ＧａＡｓ層７ａを介してｎ＋ＧａＡｓ
キャップ層８及びデルタドープ層６を形成させるため、
ｉ−ＧａＡｓ層７ａの障壁が下がり、オーミック電極９
の抵抗を低下させることができる。また、ゲート電極１
０が接触する層には高濃度層がないため、ゲート電極の
リーク電流が増大することなく、ゲート−ドレイン間の
耐圧（ＢＶｇｄ）が低下することがない利点がある。
【００４２】また、本発明の実施の形態２の半導体装置
及びその製造方法でデルタドープ層の上方にｉ−ＧａＡ
ｓ層７ａを形成させた例で説明したが、ドープされてい
ない層であれば、ｉ−ＡｌＧａＡｓ及びｉ−ＩｎＧａＡ
ｓ等、どのような組成の膜を用いても構わない。
及びその製造方法でデルタドープ層の上方にｉ−ＧａＡ
ｓ層７ａを形成させた例で説明したが、ドープされてい
ない層であれば、ｉ−ＡｌＧａＡｓ及びｉ−ＩｎＧａＡ
ｓ等、どのような組成の膜を用いても構わない。
【００４３】
【発明の効果】以上説明した本発明の半導体装置及びそ
の製造方法によれば、
の製造方法によれば、
【００４４】
【図１】 本発明の実施の形態１の半導体装置を示す断
面図
面図
【図２】 本発明の実施の形態１の半導体装置のエネル
ギーバンド図
ギーバンド図
【図３】（ａ）本発明の実施の形態１の半導体装置の製
造方法を示す断面図（ｂ）本発明の実施の形態１の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態１の半導体装置の製造方法を示す断面図
造方法を示す断面図（ｂ）本発明の実施の形態１の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態１の半導体装置の製造方法を示す断面図
【図４】 本発明の実施の形態２の半導体装置を示す断
面図
面図
【図５】（ａ）本発明の実施の形態２の半導体装置の製
造方法を示す断面図（ｂ）本発明の実施の形態２の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態２の半導体装置の製造方法を示す断面図
造方法を示す断面図（ｂ）本発明の実施の形態２の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態２の半導体装置の製造方法を示す断面図
【図６】 従来の半導体装置を示す断面図
【図７】 従来の半導体装置を示す断面図
１ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層 ４ａ ＧａＡｓ層 ５ ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層 ６ デルタドープ層 ７ ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングスト
ッパ層 ７ａ ｉ−ＧａＡｓ層 ８ ｎ＋ＧａＡｓキャップ層 ９ オーミック電極 １０ ゲート電極 １１ ゲート形成用フォトレジスト １１ａ フォトレジスト １２ リセス １２ａ ワイドリセス １２ｂ ゲートリセス １３ 絶縁膜 １４ ゲート開口
ッパ層 ７ａ ｉ−ＧａＡｓ層 ８ ｎ＋ＧａＡｓキャップ層 ９ オーミック電極 １０ ゲート電極 １１ ゲート形成用フォトレジスト １１ａ フォトレジスト １２ リセス １２ａ ワイドリセス １２ｂ ゲートリセス １３ 絶縁膜 １４ ゲート開口
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Claims (5)
- 【請求項１】多層構造の半導体基板上にリセス構造を有
し、係るリセス構造の底部に位置する層に接続するゲー
ト電極を有し、オーミック接触でオーミック電極と接続
されるキャップ層の下層に、ノンドープ層及び他の層と
はエッチング特性が異なるエッチングストッパ層の何れ
か一方の層をリセス構造の両端に有する半導体装置であ
って、エッチングストッパ層及びノンドープ層の何れか
一方の層の下層に不純物がデルタドープされたデルタド
ープ層を有することを特徴とする半導体装置。 - 【請求項２】デルタドープ層が単一種類の不純物より形
成されてなることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】半導体基板上に、バッファ層、キャリアの
移動経路を形成するチャネル層、キャリア供給層、不純
物をキャリア供給層よりも高濃度にドーピングしたデル
タドープ層、他の層とはエッチング特性が異なるエッチ
ングストッパ層及びキャップ層をエピタキシャル成長に
より半導体基板側から順次形成させる工程と、前記キャ
ップ層上にオーミック接触によって接続されるオーミッ
ク電極を形成し、ゲート電極形成領域を開口したフォト
レジストを形成後、エッチングストッパ層に対して選択
的にキャップ層を除去してリセス構造を形成させる工程
と、前記エッチングストッパ層及びデルタドープ層のゲ
ート電極が形成される部位を選択的に除去した後、ゲー
ト電極を形成させる工程とからなることを特徴とする半
導体装置の製造方法。 - 【請求項４】クエン酸と過酸化水素水との混合液を用い
てキャップ層を除去すると共に前記混合液によってエッ
チングストッパ層を酸化させることでエッチングを停止
させ、酸化されたエッチングストッパ及びデルタドープ
層を塩酸処理して除去することを特徴とする請求項３に
記載の半導体装置の製造方法。 - 【請求項５】半導体基板上に、バッファ層、キャリアの
移動経路を形成するチャネル層、キャリア供給層、不純
物をキャリア供給層よりも高濃度にドーピングしたデル
タドープ層、ノンドープ層及びキャップ層をエピタキシ
ャル成長により半導体基板側から順次形成させる工程
と、前記キャップ層、前記ノンドープ層及び前記デルタ
ドープ層のゲート電極が形成される部位をエッチングし
てゲートリセスを形成させる工程と、ゲート電極を形成
させる工程とからなることを特徴とする半導体装置の製
造方法。
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