KR100262940B1 - 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법 - Google Patents

절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 절연막을 리프트 오프하여 화합물 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것으로, 반도체층의 일부를 노출시키는 제1 개구부를 갖는 제1 절연막 패턴을 산화막으로 형성하고, 상기 제1 개구부와 연통되며 상기 제1 개구부보다 폭이 크고

Description

절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 절연막을 리프트 오프(lift off)하여 화합물 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것이다.
도1a 내지 도1d는 종래 기술에 따른 고전자 이동도 트랜지스터(HEMT, high electron mobility transistor) 또는 금속-반도체 전계효과 트랜지스터(MESFET, metal semiconductor field effect transistor) 등과 같은 전계효과형 화합물 반도체 소자의 제조 공정 단면도이다.
도1a는 반절연 GaAs 기판(1) 상에 버퍼층(buffer layer)(2), AlGaAs/GaAs 초격자 버퍼층(3), 채널층(channel)(4), 공간층(spacer(5), 반도체층(6) 및 n형 GaAs 오믹층(ohmic contact layer)(7)을 차례로 형성한 것을 보인다.
도1b는 GaAs 오믹층(7) 상에 PMMA(polymethylmethacrylate)와 공중합체(co-polymer)로 이루어진 레지스트(resist)를 도포하고, 전자선(electron beam)으로 레지스트를 노광한 후 현상하여, 'T'형 개구부를 갖는 레지스트 패턴(8)을 형성하여 GaAs 오믹층(7)을 노출시키고, 레지스트 패턴(8)을 식각마스크로 GaAs 오믹층(7)을 건식식각하여 GaAs 오믹층(7)을 제거함으로써 게이트 전극과 연결될 부분의 반도체층(6)을 노출시킨 상태를 보이고 있다.
도1c는 레지스트 패턴(8) 및 반도체층(6) 상에 Ti/Pt/Au 금속막(9)을 증착한 후의 단면도로서, 'T'형 개구부를 갖는 레지스트 패턴(8) 내에 'T'형 게이트 전극(10)이 형성되어 반도체층(6)과 연결된 것을 보이고 있다.
도1d는 리프트 오프(lift-off) 방법으로, 레지스트 패턴(8) 및 레지스트 패턴(8) 상에 증착되었던 금속막을 동시에 제거하여 'T'형 게이트 전극(10) 및 GaAs 오믹층(7)을 노출시키고, 'T'형 게이트 전극(10)을 마스크로 사용하여 열저항 가열 진공증착장치에서 1000 Å 내지 2000 Å 두께의 AuGe막, 400 Å 내지 1000 Å 두께의 Ni막 및 Au막을 차례로 증착하여 자기정렬 방법으로 소스와 드레인 오믹금속전극(AuGe/Ni/Au)(11)을 형성한 것을 보이고 있다.
이어서, 급속열처리 장치를 사용하여 약 430 ℃의 온도에서 20초 동안 오믹열처리하면 HEMT와 MESFET등의 전계효과형 화합물반도체 소자가 완성된다.
전술한 바와 같이 이루어지는 종래 기술은, PMMA와 공중합체(co-polymer)를 사용하여 'T'형 개구부를 갖는 레지스트 패턴을 형성하고, 게이트 전극을 이루는 금속막을 증착하는데, 게이트 전극을 형성하기 위하여 'T'형 개구부를 갖는 레지스트 패턴 상에 고온 내열성 금속막을 증착할 경우에는, 레지스트가 녹는 문제가 발생하여 내열성 금속 게이트 전극을 안정적으로 형성하기가 어렵다.
또한, 'T'형 게이트 전극을 Ti/Pt/Au 금속으로 형성하기 때문에 오믹금속전극을 자기정렬 방법으로 형성한 후, 고온으로 오믹 열처리하면 게이트 전극이 열화되어 불안정한 소자특성을 보이며, 'T'형 게이트 전극을 마스크로 이용하여 소스와 드레인 오믹금속전극을 자기정렬 방법으로 형성하는 과정에서 게이트 전극 밑에 절연막이 형성되어 있지 않기 때문에 게이트 전극과 오믹금속전극이 서로 연결되어 소자의 신뢰성이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고온 내열성 금속막으로 게이트 전극을 안정적으로 형성할 수 있고, 고온 오믹 열처리에 의해 게이트 전극이 열화되는 것을 방지할 수 있으며, 게이트 전극과 오믹금속전극이 서로 연결되는 것을 방지할 수 있는, 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 화합물 반도체 소자 제조 공정 단면도
도2a 내지 도2i는 본 발명의 일실시예에 따른 화합물 반도체 소자 제조 공정 단면도
*도면의 주요부분에 대한 도면 부호의 설명
12: 반절연 GaAs 기판 13: GaAs 버퍼층
14: InGaAs 채널층 15: 공간층
16: Si-델타 도핑층 17: AlGaAs층
18: InxAlAs1-x식각 정지층 19: GaAs 오믹층
20: 제1 절연막 패턴 21, 24: 레지스트 패턴
22: 질화막 23: 산화막
23A: 제2 절연막 패턴 25: 금속막
25A: 게이트 전극 25B:T형 게이트 전극의 기둥
20A: 산화막 스페이서 27: 오믹금속전극
상기 목적을 달성하기 위한 본 발명은 반도체층을 구비하는 제1 단계; 상기 반도체층을 노출시키는 제1 개구부를 갖는 제1 절연막 패턴을 형성하는 제2 단계; 상기 제1 개구부와 연통하며, 상기 제1 개구부 보다 폭이 넓은 제2 개구부를 갖는 제2 절연막 패턴을 상기 제1 절연막 패턴 상에 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 전도막을 증착하여, 상기 제1 개구부 및 제2 개구부 내에 증착된 전도막으로 이루어지며 상기 반도체층과 접하는 'T'형의 게이트 전극을 형성하는 제4 단계; 상기 제2 절연막 패턴을 제거하는 제5 단계; 및 상기 제1 절연막 패턴을 식각하되, 상기 'T'형 게이트 전극을 이루는 전도막 기둥의 측벽에 제1 절연막을 잔류시켜 절연막 스페이서를 형성하는 제6 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 기판 상에 제1 반도체층을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제2 반도체층을 형성하는 제2 단계; 상기 제2 반도체층을 노출시키는 제1 개구부를 갖는 제1 산화막 패턴을 형성하는 제3 단계; 상기 제1 개구부와 연통하며 상기 제1 개구부 보다 폭이 넓은 제2 개구부를 갖는 질화막 패턴과, 상기 제1 개구부 및 제2 개구부와 연통되며 상기 제2 개구부 보다 폭이 좁은 제3 개구부를 갖는 제2 산화막 패턴을 형성하는 제4 단계; 상기 제1 개구부에 의해 노출된 제2 반도체층을 제거하여 상기 제1 반도체층을 노출시키는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 전도막을 증착하여, 상기 제1 개구부 및 제2 개구부 내에 증착된 전도막으로 이루어지며 상기 제4 단계에서 노출된 제1 반도체층과 접하는 'T'형 게이트 전극을 형성하는 제6 단계; 상기 제2 산화막 패턴 및 상기 질화막 패턴을 제거하는 제7 단계; 및 상기 제1 산화막 패턴을 식각하되, 상기 'T'형 게이트 전극을 이루는 전도막 기둥의 측벽에 제1 절연막을 잔류시켜 산화막 스페이서를 형성하는 제8 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 반도체층의 일부를 노출시키는 제1 개구부를 갖는 제1 절연막 패턴을 산화막으로 형성하고, 상기 제1 개구부와 연통되며 상기 제1 개구부보다 폭이 크고형으로 이루어지는 제2 개구부를 갖는 제2 절연막 패턴을 제1 절연막 패턴 상에 형성하고, 고온 내열성 금속막을 전체 구조 상에 증착하되, 제2 개구부의 일부 및 제1 개구부 내에 금속막이 매립되도록하여 'T'형 게이트 전극을 형성하고, 제2 절연막 패턴을 제거하여 'T'형 게이트 전극의 상부 및 제1 절연막 패턴을 노출시킨 다음, 제1 절연막 패턴을 식각하여 'T'형 게이트 전극을 이루는 전도막 기둥의 양측벽에 절연막 스페이서를 형성하고, 'T'형 게이트 전극을 마스크로 사용하여 소스와 드레인 오믹금속전극을 자기정렬식으로 형성하는 반도체 소자 제조 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2i는 본 발명의 일실시예에 따른, 절연막 리프트 오프를 이용한 화합물 반도체 소자 제조 공정 단면도이다.
도2a는 반절연 GaAs 기판(12) 상에 GaAs 버퍼층(13), InGaAs 채널층(14), 공간층(15), Si-델타 도핑층(delta doped layer)(16), AlGaAs층(17), InxAlAs1-x식각정지층(18) 및 n형 GaAs 오믹층(19)을 MBE(molecular beam epitaxy) 또는 MOCVD(metal organic chemical vapor deposition) 방법으로 에피탁셜하게 형성한 상태를 보인다. 상기 InxAlAs1-x식각정지층(18)에서 x는 0.8 내지 1 값을 갖고, 그 두께는 15 Å으로 형성된다.
도2b는 n형 GaAs 오믹층(19), InxAlAs1-x식각정지층(18), AlGaAs층(17), Si-델타 도핑층(delta doped layer)(16), 공간층(15), InGaAs 채널층(14), GaAs 버퍼층(13) 및 반절연 GaAs 기판(12)의 일부를 습식식각하여 활성영역(도시하지 않음)을 정의한 다음, GaAs 오믹층(19) 상에 PECVD(plasma enhanced chemical vapor deposition) 장치로 300 ℃의 고온에서 2000 Å 두께의 제1 산화막을 증착하고, 제1 산화막 상에 PMMA막을 도포한 다음, 전자선 노광장치로 PMMA막을 노광한 후 현상하여 제1 산화막의 일부분을 노출시키는 제1 레지스트 패턴(21)을 형성하고, 제1 레지스트 패턴(21)을 식각마스크로 건식식각을 실시하여 제1 산화막을 선택적으로 제거해서 GaAs 오믹층(19)을 노출시키는 제1 개구부를 갖는 제1 절연막 패턴(20)을 형성한 상태를 보이고 있다.
도2c는 제1 레지스트 패턴(21)을 제거하고, PECVD 장치를 사용하여 50 ℃ 내지 100 ℃의 저온에서 6000 Å 두께의 질화막(22)을 산화막(20) 및 GaAs 오믹층(19) 상에 형성하고, 질화막(22) 상에 300 ℃의 고온에서 1000 Å 두께의 제2 산화막(23)을 증착한 것을 보이고 있다.
도2d는 광 리소그라피(lithography) 노광장치를 사용하여 하부로 갈수록 폭이 넓어지는 개구부를 갖는 제2 레지스트 패턴(24)을 형성하여 제2 산화막(23)의 일부를 노출시킨 상태를 보이고 있다.
도2e는 NH4F와 HF가 30대1로 배합된 완충산화식각제(BOE, Buffered oxide etchant)를 사용하고 제2 레지스트 패턴(24)을 식각마스크로 제2 산화막(23) 및 질화막(22)을 식각하여, 제1 절연막 패턴(20)의 제1 개구부에 의해 노출되는 GaAs 오믹층(19) 부분을 동시에 노출시키면서 제1 개구부보다 폭이 넓은형의 제2 개구부를 갖는 제2 절연막 패턴(23A)을 형성한 상태를 보이고 있다. 이때, 산화막에 대한 질화막의 식각율이 100대1 이상이 되어, 즉, 제2 산화막(23) 보다 질화막(22)의 식각이 빨리 일어나 질화막의 개구폭(d1)이 제2 산화막(23)의 개구폭(d2)이 보다 넓게 되어형의 개구부를 형성할 수 있다. 또한, 질화막(22)과 제1 절연막 패턴(20)의 개구부가 'T'형을 이룬다.
도2f는 제2 레지스트 패턴(24)을 제거하고, 제1 절연막 패턴(20)에 의해 노출된 GaAs 오믹층(19)을 C6H8O7과 H2O를 3대1로 혼합하여 희석한 구연산 용액으로 제거한 다음, n형 GaAs 오믹층(19)을 구연산 용액으로 식각할 때에 식각정지 역할을 한 InxAlAs1-x식각정지층(18)을 HCl과 H2O를 15대1로 혼합하여 희석한 HCl용액으로 제거하여 AlGaAs층(17)을 노출시킴으로써, 질화막(20)과 제1 절연막 패턴이 이룬 'T'형 개구부의 기둥을 GaAs 오믹층(19)과 식각정지층(18) 내부까지 연장시킨 상태를 보이고 있다.
도2g는 스퍼터링(sputtering) 증착장치에서 텅스텐(W), 몰리브덴(Mo), 텡스텐 나이트라이드(WNx)등과 같은 고온내열성 금속막(25)을 제2 산화막(23) 상에 증착함과 동시에, 질화막(22), 제1 산화막(20), GaAs 오믹층(19) 및 식각정지층(18)을 통하여 형성된 'T'형 개구부에 금속막을 증착하여 AlGaAs층(17)에 접하는 'T'형 게이트 전극(25A)을 형성한 것을 보이고 있다.
도2h는 질화막(22)과 제2 산화막(23)을 리프트 오프하여 제2 산화막(23) 상에 형성된 금속막(25)을 제거함과 동시에 'T'형 게이트 전극(25A)의 상부 및 제1 산화막(20)을 노출시킨 후, 노출된 제1 산화막(20)을 건식식각하여 T형 게이트 전극(25A)의 기둥(25B) 양측에 산화막을 잔류시킨 다음, NH4F와 HF가 6대1로 배합된 완충산화식각제(BOE)로 산화막의 일부를 식각하여 T형 게이트 전극(25A)의 기둥(25B) 양측에 언더-컷(under-cut)된 산화막 스페이서(20A)를 형성한 상태를 보이고 있다.
도2i는 제1 산화막 건식식각시 손상된 GaAs 오믹층(19)의 일부를 습식식각 용액으로 제거하고, 'T'형 게이트 전극(25A)을 마스크로 사용하여 열저항 가열 진공증착 장치에서 50 Å 내지 70 Å 두께의 Pd막, 100 Å 내지 200 Å 두께의 Ni막, 300 Å 내지 500 Å 두께의 Ge막, 400 Å 내지 600 Å 두께의 Au막, 100 Å 내지 200 Å 두께의 Ti막 및 700 Å 내지 1000 Å 두께의 Au막을 차례로 증착하여 자기정렬 방식으로 소스와 드레인 오믹금속전극(Pd/Ni/Ge/Au/Ti/Au)(27)을 형성한다.
이어서, 급속열처리 장치에서, 400 ℃ 내지 450 ℃의 온도로 20초 동안 오믹열처리하면 HEMT와 MESFET등의 전계효과형 화합물반도체 소자가 완성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
그 예로써, 전술한 본 발명의 일실시예에서는 리프트 오프를 위한 절연막을 질화막 및 산화막으로 이루어지는 다층 구조로 형성한 것을 설명하였지만, 리프트 오프를 위한 절연막의 두께 및 전도막의 두께를 고려하여 절연막을 단층으로 형성할 수도 있다.
상기와 같이 이루어지는 본 발명은 PMMA와 공중합체(co-polymer)를 사용하는 기존의 T형 게이트 전극 제조 방법과 달리 레지스트 패턴이 아닌 절연막 패턴을 리프트 오프시켜 텅스텐, 몰리브덴, 텡스텐 나이트라이드등과 같은 고온내열성 금속으로 T형 게이트 전극을 안정적으로 형성할 수 있다.
또한, 게이트 전극과 오믹금속전극 사이에 산화막 스페이서를 형성함으로써 자기정렬 방법으로 형성되는 오믹금속전극과 게이트 전극이 연결되는 것을 방지할 수 있어 신뢰성이 높은 초고속 저잡음 화합물 반도체 소자를 제조할 수 있다.

Claims (17)

  1. 반도체 소자 제조 방법에 있어서,
    반도체층을 구비하는 제1 단계;
    상기 반도체층을 노출시키는 제1 개구부를 갖는 제1 절연막 패턴을 형성하는 제2 단계;
    상기 제1 개구부와 연통하며, 상기 제1 개구부 보다 폭이 넓은 제2 개구부를 갖는 제2 절연막 패턴을 상기 제1 절연막 패턴 상에 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 전도막을 증착하여, 상기 제1 개구부 및 제2 개구부 내에 증착된 전도막으로 이루어지며 상기 반도체층과 접하는 'T'형의 게이트 전극을 형성하는 제4 단계;
    상기 제2 절연막 패턴을 제거하는 제5 단계; 및
    상기 제1 절연막 패턴을 식각하되, 상기 'T'형 게이트 전극을 이루는 전도막 기둥의 측벽에 제1 절연막을 잔류시켜 절연막 스페이서를 형성하는 제6 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막 패턴은 제1 산화막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제3 단계는,
    상기 제2 단계가 완료된 전체 구조 상에 질화막을 형성하는 단계;
    상기 질화막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막 상에 식각마스크를 형성하는 단계;
    상기 제2 산화막 및 상기 질화막을 습식식각하여, 상기 제2 산화막 및 질화막으로 이루어지며, 상기 제2 산화막 내에 형성되는 개구부의 폭이 상기 질화막 내에 형성되는 개구부의 폭보다 작아형을 이루는 상기 제2 절연막 패턴을 형성하는 단계; 및
    상기 식각마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제6 단계 후,
    상기 반도체층 상에 오믹(ohmic)전극을 자기정렬 방법으로 형성하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 반도체 소자 제조 방법에 있어서,
    기판 상에 제1 반도체층을 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 제2 반도체층을 형성하는 제2 단계;
    상기 제2 반도체층을 노출시키는 제1 개구부를 갖는 제1 산화막 패턴을 형성하는 제3 단계;
    상기 제1 개구부와 연통하며 상기 제1 개구부 보다 폭이 넓은 제2 개구부를 갖는 질화막 패턴과, 상기 제1 개구부 및 제2 개구부와 연통되며 상기 제2 개구부 보다 폭이 좁은 제3 개구부를 갖는 제2 산화막 패턴을 형성하는 제4 단계;
    상기 제1 개구부에 의해 노출된 제2 반도체층을 제거하여 상기 제1 반도체층을 노출시키는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 전도막을 증착하여, 상기 제1 개구부 및 제2 개구부 내에 증착된 전도막으로 이루어지며 상기 제4 단계에서 노출된 제1 반도체층과 접하는 'T'형 게이트 전극을 형성하는 제6 단계;
    상기 제2 산화막 패턴 및 상기 질화막 패턴을 제거하는 제7 단계; 및
    상기 제1 산화막 패턴을 식각하되, 상기 'T'형 게이트 전극을 이루는 전도막 기둥의 측벽에 제1 절연막을 잔류시켜 산화막 스페이서를 형성하는 제8 단계를 포함하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 기판은 반절연 GaAs로 형성되고,
    상기 제1 반도체층은 상기 기판 상에 차례로 형성된 GaAs 버퍼층, InGaAs 채널층, 공간층(spacer), 실리콘 델타도핑층(delta doped layer), AlGaAs층 및 InxAlAs1-x식각정지층이며,
    상기 제2 반도체층은 GaAs 오믹층인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 제4 단계는,
    상기 제3 단계가 완료된 전체 구조 상에 질화막을 형성하는 단계;
    상기 질화막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막 상에 식각마스크를 형성하는 단계;
    상기 제2 산화막 및 상기 질화막을 습식식각하여, 상기 제1 산화막 패턴 및 상기 질화막 패턴을 형성하는 단계; 및
    상기 식각마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 6 항에 있어서,
    상기 InxAlAs1-x식각정지층의 x는 0.8 내지 1 값을 갖고, 그 두께는 15 Å인 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 6 항에 있어서,
    상기 제5 단계는,
    상기 InxAlAs1-x식각정지층이 노출될 때까지 상기 GaAs 오믹층을 구연산 용액으로 제거하는 단계; 및
    상기 InxAlAs1-x식각정지층을 HCl 용액으로 제거하여 상기 AlGaAs층을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 5 항에 있어서,
    상기 전도막은 텅스텐(W), 몰리브덴(Mo), 텅스텐 나이트라이드(WNx) 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 5 항에 있어서,
    상기 제8 단계는,
    상기 제1 산화막 패턴을 건식식각하여 상기 'T'형 게이트 전극을 이루는 전도막 기둥의 측벽에 상기 제1 산화막을 잔류시키는 단계; 및
    상기 제1 산화막을 습식식각하여 상기 산화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 5 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제8 단계 후,
    상기 제2 반도체층 상에 오믹(ohmic)전극을 자기정렬 방법으로 형성하는 제9 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 6 항에 있어서,
    상기 GaAs 버퍼층, 상기 InGaAs 채널층, 상기 공간층, 상기 실리콘 델타도핑층, 상기 AlGaAs층, 상기 InxAlAs1-x식각정지층 및 상기 GaAs 오믹층은 각각 MBE(molecular beam epitaxy) 또는 MOCVD(metal organic chemical vapor deposition)법으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 5 항에 있어서,
    상기 제3 단계는,
    상기 제2 단계가 완료된 전체 구조 상에 PECVD(plasma enhanced chemical vapor deposition) 장치로 300 ℃의 고온에서 2000 Å 두께의 제1 산화막을 증착하는 단계;
    상기 제1 산화막 상에 PMMA(polymethylmethacrylate)막을 도포하고, 전자선 노광장치로 상기 PMMA막을 노광한 후 현상하여 제1 산화막의 일부분을 노출시키는 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 식각마스크로 상기 제1 산화막을 건식식각하여 상기 제1 산화막 패턴을 형성하는 단계; 및
    상기 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 7 항에 있어서,
    상기 질화막을 PECVD(plasma enhanced chemical vapor deposition) 장치를 사용하여 50 ℃ 내지 100 ℃ 온도에서 6000 Å 두께로 형성하고,
    상기 제2 산화막을 PECVD 장치를 사용하여 300 ℃ 온도에서 1000 Å 두께로 형성하고,
    상기 식각마스크는 하부로 갈수록 폭이 넓어지는 개구부를 갖도록 형성하고,
    완충산화식각제(Buffered Oxide Ethant)를 사용하여 상기 제2 산화막 및 질화막을 습식식각하여 상기 제2 산화막 패턴 및 질화막 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제 12 항에 있어서,
    상기 제8 단계가 완료된 전체 구조 상에 Pd, Ni, Ge, Au, Ti 및 Au를 차례로 증착하여 상기 오믹 전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 12 항에 있어서,
    상기 제9 단계 후,
    급속열처리하는 제10 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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