KR100385854B1 - 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법 - Google Patents
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Abstract
본 발명은 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법에 관한 것으로서, 보다 상세하게는 낮은 저항을 갖는 T자형 게이트전극의 제작방법에 관한 것이다.
이를 위하여 본 발명에 따른 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법은, 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)와 같은 전계효과형 화합물 반도체 소자의 제조방법에 있어서, 식각률이 서로 다른 특성을 이용하여 개구부가 넓은 T 자형 절연막 패턴을 형성하고, 내열성 금속 스페이서로 구성된 T 자형 게이트패턴을 도금하여 낮은 저항을 갖는 T 자형 게이트전극을 갖는 것을 특징으로 하는 화합물 반도체 제조방법이 제공된다.
Description
본 발명은 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법에 관한 것으로서, 보다 상세하게는 낮은 저항을 갖는 T자형 게이트전극의 제작방법에 관한 것이다.
도 1a 내지 1d는 종래의 갈륨비소 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET) 등과 같은 전계효과형 화합물 반도체 소자의 제조방법을 도시한 공정도이다.
도 1a를 참조하면, 전계효과형 화합물 반도체 소자의 제조방법을 도시한 공정도는, 반절연 갈륨비소 기판(1), 버퍼층(2), AlGaAs/GaAa 초격자버퍼층(3), 채널층(4), 스페이서층(5), 쇼트키층(6), N형 GaAs오믹층(7)으로부터 시작된다.
먼저, 도 1b를 참조하면, PMMA(polymethyl methacrylate)와 공중합체(co-polymer) 레지스트을 도포한 다음에 전자선 리소그라피방법으로 노광하여 T형 레지스트 패턴을 형성한다. T형 레지스트 패턴(8)을 형성한 다음에 건식식각 방법으로 N형 GaAs오믹층(7)의 일부를 식각하여 게이트 리쎄스한다. 다음에 Ti/Pt/Au로 구성된 게이트 금속전극(9)을 증착하고 리프트 오프하여 상기 감광막 패턴(8)을 제거하면 미세한 T형 게이트(10)가 제작된다(도 1d).
상기 T형 게이트전극(10)을 마스크로 사용하여 열저항 가열 진공증착장치로 AuGe 금속을 1000~2000 Å, Ni 금속을 400~1000 Å 두께로 비교적 두껍게 증착한 다음에 Au금속을 차례로 증착하면 소스와 드레인 오믹금속전극(11)(AuGe/Ni/Au)이 자기정렬된다. 이어서 급속열처리 장치를 사용하여 약 430℃의 온도에서 20초 동안 오믹열처리하면 HEMT와 MESFET등의 전계효과형 화합물반도체 소자가 완성된다.
상기한 방법으로 제작한 전계효과형 화합물 반도체소자는 PMMA와 공중합체(co-polymer)를 사용하여 T형 레지스트 프로파일을 형성하였기 때문에 미세한 게이트 길이를 갖는 T 자형 게이트 전극을 형성할 경우에는 게이트패턴의 좁은 개구부 부근에서 게이트금속이 균일하게 증착되지 않는 문제가 있다. 또한, 게이트전극의 저항을 낮추기 위해서 게이트금속을 두껍게 증착할 경우에는 진공증착장치의 온도가 높아져 레지스트패턴이 변형되기 때문에 T 자형 게이트전극을 안정하게 형성할 수 없고 반도체 소자 제작의 재현성도 떨어지게 된다.
또한, 기존의 T 자형 게이트 전극을 사용하여 화합물 반도체 소자의 소스와 드레인 오믹전극을 자기정렬하여 화합물 반도체 소자를 제작하는 경우에는 상대적으로 게이트와 드레인 전극간의 거리가 짧게 되어 화합물 반도체소자의 파괴전압이 낮아지는 문제가 발생하여 고전압특성을 갖는 화합물 반도체소자를 제작하기가 어렵다.
따라서 상기한 문제점을 해결하기 위하여 안출된 본 발명에 따른 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법은 광 레지스트와 내열성 금속박막의 리프트오프방법으로 미세한 게이트패턴을 제작하는 방법, 식각률이 서로 다른 특성을 이용하여 개구부가 넓은 T 자형 절연막 패턴을 형성하는 방법 및 개구부가 넓은 T 자형 절연막 패턴과 내열성 금속스페이서을 이용하여 금 도금하는 방법으로 낮은 저항을 갖는 T자형 게이트전극을 제작하는 방법을 제공하고, T 자형 게이트전극을 사용하여 화합물 반도체 소자의 소스와 드레인 오믹전극를 자기정렬시킨 화합물 반도체 소자를 제작하는 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래의 전계효과형 화합물 반도체소자(HEMT 또는 MESFET)의 제작과정을 도시한 공정도,
도 2a 내지 2f는 본 발명의 일 실시예에 따른 전계효과형 화합물 반도체소자(HEMT)의 제작과정을 도시한 공정도이다.
※도면의 주요부분에 대한 부호의 설명※
12 : 반절연 갈륨비소 기판 13 : GaAs 버퍼층
14 : InGaAs 채널층 15 : 스페이서층
16 : Si-델타 도핑층 17 : AlGaAs 쇼트키층
18 : 도핑되지 않은 InxAlAs1-x(x=0.1~0.2) etch-stop층
19 : 제 1차 리쎄스한 후의 N형 GaAs오믹층
20 : PECVD로 증착한 산화막
21 : 저온에서 증착한 PECVD 질화막
22 : 광 리소그라피로 형성한 미세 레지스트 게이트패턴
23 : 내열성 금속박막 24 : 내열성 금속 스페이서
25 : 내열성 금속 스페이서를 이용하여 제 2차 리쎄스(recess)한
후의 etch-stop층
26 : 도금용 금속전극
27 : T자형 게이트의 헤드영역(또는 도금영역)을 형성하기 위한 광
레지스트 패턴
28 : T자형의 금도금 게이트 전극
29 : T자형 금도금전극을 이용하여 식각한 도금용 금속전극
30 : T자형 금도금전극을 이용하여 식각한 내열성 금속박막
31 : 산화막 스페이서 32 : 오믹 금속전극
33 : 소자를 보호하기 위한 질화막
상기한 목적을 달성하기 위한 본 발명에 따른 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법은, 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)와 같은 전계효과형 화합물 반도체 소자의 제조방법에 있어서, 식각률이 서로 다른 특성을 이용하여 개구부가 넓은 T 자형 절연막 패턴을 형성하고, 내열성 금속 스페이서로 구성된 T 자형 게이트패턴을 도금하여 낮은 저항을 갖는 T 자형 게이트전극을 갖는 것을 특징으로 하는 화합물 반도체 제조방법이 제공된다.
바람직하게, 반도체 기판을 식각하여 활성영역을 정의하고 GaAs 오믹층의 일부를 선택적으로 식각하여 첫 번째 게이트 리쎄스(recess)를 형성하는 제 1단계; 광 리소그라피방법으로 게이트 패턴을 형성하고, 광 레지스터 패턴을 미세화한 다음 스퍼터링 진공증착방법으로 내열성 금속을 증착하는 제 2단계; 광 레지스트 패턴을 리프트 오프하여 내열성 금속의 일부가 열린 미세한 내열성 금속의 개구부 패턴을 형성하는 제 3단계; 상기 개구부 패턴을 이용하여 저온 질화막과 산화막을 차례로 식각하여 절연막층의 개구부를 형성하는 제 4단계; 스퍼터링 진공증착방법으로 내열성 금속박막을 증착하고 식각하여 내열성 금속스페이서를 형성하여 게이트패턴을 미세화하고, 상기 금속스페이서를 이용하여 식각 정지층의 일부를 식각하여 두 번째 게이트 리쎄스를 형성하는 제 5단계; 금속전극을 형성하고, T 자형 게이트전극의 머리부분을 형성하기 위하여 음각의 광 레지스트패턴을 형성하는 제 6단계; 및 T 자형 게이트패턴을 도금하여 T 자형 게이트전극을 형성하는 제 7단계를 포함하는 것을 특징으로 하는 화합물 반도체 제조방법이 제공된다.
이하, 첨부한 도면을 참조하면서 본 발명의 일 실시예에 따른 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명의 일 실시예에 따른 전계효과형 화합물 반도체소자(HEMT)의 제작과정을 도시한 공정도이다.
(1) 제 1단계
도 2a는 본 발명의 일 실시예에 따른 화합물 반도체소자의 에피택셜층 구조를 나타낸 것으로서, 도 2a는 반절연 갈륨비소 기판(12), GaAs 버퍼층(13), InGaAs 채널층(14), 스페이서층(15), Si-델타 도핑층(16), AlGaAs 쇼트키층(17), 고농도로 도핑된 InxAlAs1-x(x=0.1~0.2) 식각정지층(18), N형 GaAs 오믹층(19)을 포함하여 구성된다.
상기 반도체 기판(12)을 습식 식각하여 활성영역을 정의하고 N형 GaAs 오믹층(19)의 일부를 선택적으로 식각하여 제 1차 게이트 리쎄스한 다음에 PECVD(plasma enhanced chemical vapor deposition)로 300℃의 고온에서 2000 Å 두께로 산화막(20)을 증착하고 100℃의 저온에서 2000 Å 두께의 질화막(21)을 증착한다.
(2) 제 2단계
다음에 광 리소그라피방법으로 광 레지스트 게이트 패턴(22)을 형성한 다음광 레지스트 게이트 패턴(22)을 O2분위기의 ICP(inductive coupled plasma)로 1차 미세화한다. 광 레지스터 게이트 패턴(22)을 미세화한 다음 스퍼터링 진공증착방법으로 텅스텐(W), 몰리브덴(Mo), 텅스테 나이트라이드(WNx) 또는 텅스텐 실리사이드(WSix) 등과 같은 내열성 금속(23)을 증착한다(도 2b).
(3) 제 3단계
다음에 광 레지스트 게이트 패턴(22)를 리프트 오프하여 내열성 금속의 일부가 열린 미세한 내열성 금속의 개구부 패턴을 형성한다. 이러한 내열성 금속의 개구부 패턴을 이용하여 저온 질화막(21)과 산화막(20)을 차례로 건식 식각하여 절연막층의 개구부를 형성하고 10:1 BOE(buffered oxide etchant) 습식용액으로 저온 질화막(21)과 산화막(20)을 식각하면 식각률 차이 때문에 산화막보다 저온 질화막쪽의 개구부가 더 넓은 T 자형의 절연막 패턴이 형성된다. 저온 질화막(21) 및 산화막(20)으로 구성된 개구부가 넓은 T 자형의 절연막 패턴을 형성한 다음에 스퍼터링 진공증착방법으로 WNx, WSix, W, Mo 등과 같은 내열성 금속박막(23)을 증착하고 건식 식각하여 내열성 금속스페이서(24)를 형성하여 게이트패턴을 2차로 미세화한다. 이러한 내열성 금속스페이서(24)를 이용하여 식각 정지층의 일부(25)를 건식 식각하여 제 2차 게이트 리쎄스한다(도 2c).
(4) 제 4단계
제 2차 게이트 리쎄스(25)한 후 Ti(100Å/Ni(50Å/W(100Å)를 진공증착하여 금도금용 금속전극(26)을 형성하고, 금도금영역의 정의와 함께 T자형 게이트전극의머리부분을 형성하기 위해서 음각의 광 레지스트패턴(27)을 형성한다. 이어서 음각의 레지스트패턴(27)과 금도금용 금속전극(26), 내열성 금속스페이서(24) 및 내열성 금속(23)으로 구성된 T 자형 게이트패턴을 금도금하여 T 자형 게이트전극(28)을 형성한다(도 2d).
(5) 제 5단계
이어서 음각의 레지스트패턴(27)을 리프트 오프하면 금도금된 T 자형 게이트전극(28)이 형성된다. 다음에 T 자형 금도금 게이트전극(28)을 마스크로 사용하여 금도금용 금속전극(26), 내열성 금속스페이서(24) 및 내열성 금속(23)를 SF6계열가스로 차례로 건식식각한 후 PECVD(plasma enhanced chemical vapor deposition)방법으로 산화막을 500 Å 두께로 증착하고 건식식각하여 산화막 스페이서(31)를 만든다. 이어서 오믹영역을 정의하기 위해서 CF4/H2계열 가스로 저온 질화막(21)과 산화막(20)을 차례로 건식식각하여 N+ 오믹층(19)을 노출시키고 진공증착장치로 Pd금속을 20~50 Å Ge금속을 100~200 Å Au금속을 300~500 Å Ni금속을 300~500 Å Ti금속을 300~500Å 그리고 Au금속을 다시 1000~2000 Å 두께로 각각 증착하여 자기정렬된 소스와 드레인 오믹금속전극(Pd/Ge/Au/Ni/Ti/Au)(32)을 형성한다(도 2e).
(6) 제 6단계
마지막으로 급속열처리 장치를 사용하여 1차로 330℃의 온도에서 10초 동안 열처리하고 2차로 400℃의 온도에서 10초 동안 오믹 열처리하고 질화막(33)을 증착하여 소자를 보호하면 HEMT와 MESFET 등의 전계효과형 화합물반도체 소자가 완성된다(도 2f).
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명에 따른 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법은 PMMA와 공중합체(co-polymer)를 사용하는 기존의 T 자형 게이트 제작방법과 달리 광 리소그라피방법과 내열성금속의 리프트오프방법과 내열성금속 스페이서를 형성함으로서 미세한 게이트패턴을 용이하게 형성할 수 있고, 식각률이 서로 다른 특성을 이용하여 형성한 개구부가 넓은 T 자형 절연막 패턴과 내열성 금속 스페이서으로 구성된 T 자형 게이트패턴을 금도금하여 낮은 저항을 갖는 T 자형 게이트전극을 제작할 수 있다.
또한, 이러한 T자형 게이트 전극을 사용하여 소스와 드레인 오믹전극을 자기정렬시킨 신뢰성이 높은 화합물 반도체 소자를 용이하게 제작할 수 있다.
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- 복수의 에피택셜층들을 구비한 화합물 반도체 에피택셜 기판 상에 식각정지층과 오믹층을 순차적으로 형성하는 공정과, 자기정렬된 소스와 드레인 오믹금속전극을 형성하는 공정을 포함하는 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)와 같은 전계효과형 화합물 반도체 소자의 제조방법에 있어서,상기 오믹층의 일부를 선택적으로 식각하여 첫번째 게이트 리세스(recess)를 형성하는 제1 단계;상기 오믹층 상에 산화막과 질화막을 순차적으로 증착하는 제2 단계;광 리소그라피 방법으로 광 레지스트 게이트 패턴을 형성하고, 상기 광 레지스트 게이트 패턴을 미세화한 다음에 스퍼터링 진공증착방법으로 내열성 금속을 증착하는 제3 단계;상기 광 레지스트 게이트 패턴을 리프트 오프하여 내열성 금속의 개구부 패턴을 형성하는 제4 단계;상기 개구부 패턴을 이용한 상기 질화막과 상기 산화막의 식각으로 절연막층의 개구부를 형성한 후, 상기 질화막과 상기 산화막의 식각률 차이를 이용한 습식 식각으로 T자형 절연막 패턴을 형성하는 제5 단계;내열성 금속박막을 증착 및 식각하여 내열성 금속스페이서를 형성하고, 상기 내열성 금속스페이서를 이용하여 식각 정지층의 일부를 식각함으로써 두 번째 게이트 리세스를 형성하는 제6 단계;도금용 금속 전극을 형성하고, T자형 게이트 전극의 머리부분을 형성하기 위하여 음각의 광 레지스트 패턴을 형성하는 제7 단계; 및상기 음각의 광 레지스트 패턴, 상기 금속 전극, 상기 내열성 금속스페이서 및 상기 내열성 금속으로 구성된 T자형 게이트 패턴을 도금하여 T자형 게이트 전극을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 화합물 반도체소자 제작방법.
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- 제2항에 있어서,상기 제8 단계의 T자형 게이트 전극 형성은 상기 T자형 게이트 패턴에 금을 도금하여 형성하는 것을 특징으로 하는 화합물 반도체소자 제조방법.
- 제2항 또는 제5항에 있어서,상기 제6 단계의 내열성 금속박막 증착은 텅스텐 나이트라이드(WNx), 텅스텐 실리사이드 (WSix), 텅스텐(W) 또는 몰리브덴(Mo) 중 하나를 이용한 스퍼터링 진공증착방법으로 이루어지는 것을 특징으로 하는 화합물 반도체소자 제조방법.
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|---|---|---|---|
| KR10-2000-0080803A KR100385854B1 (ko) | 2000-12-22 | 2000-12-22 | 낮은 게이트저항을 갖는 화합물 반도체소자 제작방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (2)
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Citations (1)
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| KR20000039191A (ko) * | 1998-12-11 | 2000-07-05 | 이계철 | 계단형 게이트 전극을 구비한 화합물반도체 소자의 제조방법 |
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2000
- 2000-12-22 KR KR10-2000-0080803A patent/KR100385854B1/ko not_active IP Right Cessation
Patent Citations (1)
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