KR101736277B1 - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

전계 효과 트랜지스터가 제공된다. 이 트랜지스터는 기판 상에 배치된 캡핑층, 캡핑층 상에 서로 이격되어 배치된 소스 오믹 전극 및 드레인 오믹 전극, 소스 및 드레인 오믹 전극들을 덮도록 캡핑층 상에 순차적으로 적층된 제 1 절연층 및 제 2 절연층, 제 2 절연층, 제 1 절연층 및 캡핑층을 관통하여 소스 오믹 전극과 드레인 오믹 전극 사이의 기판에 연결된 다리부, 및 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극, Γ형 게이트 전극을 덮도록 제 2 절연층 상에 배치된 제 1 평탄화층, 및 제 1 평탄화층, 제 2 절연층 및 제 1 절연층을 관통하여 소스 오믹 전극 또는 드레인 오믹 전극에 연결되면서, 제 1 평탄화층 상으로 연장되도록 배치된 제 1 전극을 포함한다.

Description

전계 효과 트랜지스터 및 그 제조 방법{Field Effect Transistor and Method of Fabricating the Same}
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 더 구체적으로 고전압 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 화합물 반도체 소자인 고전자 이동도 트랜지스터(High Elelctron Mobility Transistor : HEMT) 내에 포함되는 하나 또는 그 이상의 층들이 다른 층들의 격자 상수(lattice constnat)들과 아주 다른 격자 상수를 가지는 것으로 인해, 채널층(channel layer)을 형성하는 물질의 구조는 변형되게 된다. 고전자 이동도 트랜지스터는 이러한 격자 불일치에 따른 응력(stress) 변형으로 인한 채널층에서의 전자(electron)의 이동도(mobility)를 향상되는 것에 의해, 그 동작 속도가 향상된 소자이다.
고전자 이동도 트랜지스터는 기판을 성장시키는 것에 어려움이 있으나, 채널층으로 전달되는 전하 밀도의 증가와 높은 고전자 이동도를 가지게 되므로, 소자는 더 높은 전력과 향상된 잡음(noise) 특성을 갖게 되어, 높은 주파수에서 작동될 수 있다. 이러한 고전자 이동도 트랜지스터는 실리콘(Si)을 이용한 전자 소자에 비하여 전자의 속도 특성이 우수하기 때문에, 마이크로파(microwave) 또는 밀리미터파(millimetric wave) 대역의 소자 응용에 널리 이용되고 있다.
질화물 반도체인 갈륨 질화물(GaN)은 직접 천이형 반도체이고, 높은 전계 전자 이동 속도(2×107 cm/s)와 높은 절연 파괴 전계(3×106 V/cm)를 갖고 있기 때문에, 새로운 고주파 전자 소자의 재료로 주목받고 있다. 질화물 반도체는 알루미늄 갈륨 질화물(AlGaN)/갈륨 질화물(GaN)과 같은 이종접합 구조(heterojunction structure)가 가능하고, 선택적으로 도핑(doping)할 수 있기 때문에, 고속화를 위한 최적 구조 설계가 가능하다. 이러한 물성으로 인하여, 질화물 반도체를 포함하는 전자 소자는 종래의 전계 효과 트랜지스터(Field Effect Transistor : FET)에서 문제시되었던 차단 주파수(cutoff frequency; ft)와 항복 전압(VBV) 간의 교환(trade off) 관계를 크게 개선함으로써, 고전압과 고주파 특성을 가질 수 있다.
고전압 동작뿐만 아니라, 전력 밀도가 큰 질화물 반도체를 포함하는 전계 효과 트랜지스터를 사용할 경우, 전력 분배 합성 회로 및 직류 전압 변환 회로와 같은 주변 회로를 없애거나 간소화시킬 수 있기 때문에, 전력 이용 효율이 대단히 높은 고출력 증폭기 모듈이 구성될 수 있다.
또한, 고속 반도체 소자는 높은 변조 동작 및 게이트(gate) 저항을 감소시켜 잡음 특성을 개선하기 위해, 단면적이 넓은 T형(T-type) 게이트나 Y형(Y-type) 게이트 또는 버섯형(mushroom-type) 게이트가 필수적으로 사용하고 있다. 이러한 T형, Y형 또는 버섯형 게이트는 일반적으로 전자 빔(Electron beam : E-Beam) 리소그래피(lithography) 방법 또는 포토리소그래피(photolithography) 방법을 통해 형성된다.
본 발명이 해결하고자 하는 과제는 안정성을 향상시키고, 기생 커패시턴스 및 저항을 감소시키고, 그리고 차단 주파수를 향상시킬 수 있는 Γ형 게이트 전극을 포함하는 전계 효과 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 안정성을 향상시키고, 기생 커패시턴스 및 저항을 감소시키고, 그리고 차단 주파수를 향상시킬 수 있는 Γ형 게이트 전극을 포함하는 전계 효과 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 전계 효과 트랜지스터를 제공한다. 이 트랜지스터는 기판 상에 배치된 캡핑층, 캡핑층 상에 서로 이격되어 배치된 소스 오믹 전극 및 드레인 오믹 전극, 소스 및 드레인 오믹 전극들을 덮도록 캡핑층 상에 순차적으로 적층된 제 1 절연층 및 제 2 절연층, 제 2 절연층, 제 1 절연층 및 캡핑층을 관통하여 소스 오믹 전극과 드레인 오믹 전극 사이의 기판에 연결된 다리부, 및 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극, Γ형 게이트 전극을 덮도록 제 2 절연층 상에 배치된 제 1 평탄화층, 및 제 1 평탄화층, 제 2 절연층 및 제 1 절연층을 관통하여 소스 오믹 전극 또는 드레인 오믹 전극에 연결되면서, 제 1 평탄화층 상으로 연장되도록 배치된 제 1 전극을 포함할 수 있다.
캡핑층은 Γ형 게이트 전극의 다리부에 인접하게 배치된 언더컷 영역을 가질 수 있다.
캡핑층은 도핑되지 않은 갈륨 질화물을 포함할 수 있다.
Γ형 게이트 전극의 다리부는 Y형일 수 있다.
기판은 순차적으로 적층된 실리콘 탄화물 기판, 알루미늄 질화물 버퍼층, 도핑되지 않은 갈륨 질화물 채널층, 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층으로 구성될 수 있다.
제 1 절연층은 알루미나를 포함하고, 그리고 제 2 절연층은 실리콘 질화물을 포함할 수 있다.
제 1 평탄화층은 벤조시클로부텐을 포함할 수 있다.
제 1 전극을 덮도록 제 1 평탄화층 상에 배치된 적어도 하나의 제 2 평탄화층 및 제 2 평탄화층을 관통하여 제 1 전극에 연결되면서, 제 2 평탄화층으로 연장되도록 배치된 제 2 전극을 더 포함할 수 있다.
제 2 전극을 덮도록 제 2 평탄화층 상에 배치된 보호층을 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 전계 효과 트랜지스터의 제조 방법을 제공한다. 이 방법은 기판 상에 캡핑층을 형성하는 단계, 캡핑층 상에 서로 이격된 소스 오믹 전극 및 드레인 오믹 전극을 형성하는 단계, 소스 및 드레인 전극들을 덮도록 캡핑층 상에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계, 소스 오믹 전극과 드레인 오믹 전극 사이의 제 2 절연층의 일부를 노출하는 제 1 개구부를 갖는 포토레지스트층 형성하는 단계, 포토레지스트층을 마스크로 하는 식각 공정으로 제 2 절연층 및 제 1 절연층의 일부들을 제거하여 제 2 개구부를 정의하는 단계, 포토레지스트층을 제거하는 단계, 제 2 개구부를 갖는 제 1 및 제 2 절연층들을 마스크로 하는 식각 공정으로 캡핑층의 일부를 제거하여 기판의 일부를 노출하는 제 3 개구부를 정의하는 단계, 제 3 개구부를 통해 기판에 접촉하는 다리부 및 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극을 형성하는 단계, Γ형 게이트 전극을 덮도록 제 2 절연층 상에 제 1 평탄화층을 형성하는 단계, 및 제 1 평탄화층, 제 2 절연층 및 제 1 절연층을 관통하여 소스 오믹 전극 또는 드레인 오믹 전극에 연결되면서, 제 1 평탄화층 상으로 연장되는 제 1 전극을 형성하는 단계를 포함할 수 있다.
캡핑층은 도핑되지 않은 갈륨 질화물로 형성될 수 있다.
제 1 절연층은 알루미나로 형성되고, 그리고 제 2 절연층은 실리콘 질화물로 형성될 수 있다.
제 2 개구부를 정의하는 단계는 포토레지스트층을 마스크로 하는 식각 공정으로 제 2 절연층 및 제 1 절연층의 일부들을 제거하여 제 1 개구부와 동일한 폭을 갖는 예비 제 2 개구부를 정의하는 단계, 및 제 2 절연층을 선택적으로 식각하여 Y형 제 2 개구부를 정의하는 단계를 포함할 수 있다.
제 3 개구부를 정의하는 단계는 제 2 개구부를 갖는 제 1 및 제 2 절연층들을 마스크로 하는 식각 공정으로 캡핑층의 일부를 제거하는 단계이되, 캡핑층은 제 1 개구부보다 넓은 폭의 언더컷 영역을 가질 수 있다.
Γ형 게이트 전극의 다리부는 제 3 개구부의 캡핑층의 언더컷 영역을 채우지 못하게 형성될 수 있다.
기판은 순차적으로 적층된 실리콘 탄화물 기판, 알루미늄 질화물 버퍼층, 도핑되지 않은 갈륨 질화물 채널층, 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층으로 구성될 수 있다.
제 1 평탄화층은 벤조시클로부텐으로 형성될 수 있다.
Γ형 게이트 전극을 형성하는 단계는 제 2 절연층 상에 제 1 내지 제 3 개구부들보다 넓은 폭을 갖는 제 4 개구부를 갖는 형상 반전용 포토레지스트층을 형성하는 단계, 제 3 개구부 및 제 4 개구부 내에, 그리고 형상 반전용 포토레지스트층 상에 도전막들을 형성하는 단계, 및 형상 반전용 포토레지스트층 및 형상 반전용 포토레지스트층 상의 도전막을 제거하는 단계를 포함할 수 있다.
제 1 전극을 덮도록 제 1 평탄화층 상에 적어도 하나의 제 2 평탄화층을 형성하는 단계 및 제 2 평탄화층을 관통하여 제 1 전극에 연결되면서, 제 2 평탄화층으로 연장되는 제 2 전극을 형성하는 단계를 더 포함할 수 있다.
제 2 전극을 덮도록 제 2 평탄화층 상에 보호층을 형성하는 단계를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 전계 효과 트랜지스터가 식각률이 서로 다른 이중층 구조의 절연층을 이용하여 형성된 Γ형 게이트 전극을 포함함으로써, Γ형 게이트 전극의 안정성이 향상될 수 있는 동시에, Γ형 게이트 전극의 다리부의 미세 선폭이 유지될 수 있다. 또한, 전계 효과 트랜지스터가 Γ형 게이트 전극의 머리부와 기판 사이에 절연층을 포함함으로써, 드레인 출력 특성이 향상될 수 있는 동시에, Γ형 게이트 전극과 소스 오믹 전극 사이, 그리고 Γ형 게이트 전극과 드레인 오믹 전극 사이의 기생 커패시턴스(parasitic capacitance)가 감소할 수 있다. 이에 더하여, 전계 효과 트랜지스터가 길이가 감소한 Γ형 게이트 전극을 가짐으로써, 차단 주파수가 향상될 수 있어 고주파 특성이 향상될 수 있다. 이에 따라, 안정성이 향상되고, 기생 커패시턴스가 감소되고, 고주파 특성이 향상된 전계 효과 트랜지스터 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 전계 효과 트랜지스터를 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 전계 효과 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 전계 효과 트랜지스터는 기판, 캡핑층(capping layer, 15), 소스(source) 및 드레인(drain) 오믹(ohmic) 전극들(16), 제 1 및 제 2 절연층들(17 및 18), Γ형 게이트 전극(23), 제 1, 제 2 및 제 3 평탄화층들(25, 26 및 27), 제 1, 제 2 및 제 3 전극들(26, 28, 30), 및 보호층(31)을 포함할 수 있다.
기판은 순차적으로 적층된 실리콘 탄화물(SiC) 기판(10), 알루미늄 질화물(AlN) 버퍼층(buffer layer, 11), 도핑되지 않은 갈륨 질화물(undoped GaN) 채널층(12), 도핑되지 않은 알루미늄 갈륨 질화물(undoped AlGaN) 스페이서층(spacer layer, 13) 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층(Schottky layer, 14)으로 구성될 수 있다.
캡핑층(15)은 기판의 쇼트키층(14) 상에 배치될 수 있다. 캡핑층(15)은 도핑되지 않은 갈륨 질화물을 포함할 수 있다.
소스 오믹 전극(16) 및 드레인 오믹 전극(16)은 캡핑층(15) 상에 서로 이격되어 배치될 수 있다. 소스 및 드레인 오믹 전극들(16)은 도전성 물질을 포함할 수 있다. 예를 들어, 소스 및 드레인 오믹 전극들(16)은 순차적으로 적층된 티타늄(Ti)/알루미늄(Al)/니켈(Ni)/금(Au) 또는 티타늄/알루미늄/니켈/팔라듐(Pd)/금을 급속 열처리 방법으로 형성한 합금을 포함할 수 있다.
제 1 절연층(17) 및 제 2 절연층(18)은 소스 및 드레인 오믹 전극들(16)을 덮도록 캡핑층(15) 상에 순차적으로 적층될 수 있다. 제 1 절연층(17)은 알루미나(Al2O3)를 포함하고, 그리고 제 2 절연층은 실리콘 질화물(SiN)을 포함할 수 있다.
Γ형 게이트 전극(23)은 제 2 절연층(18), 제 1 절연층(17) 및 캡핑층(15)을 관통하여 소스 오믹 전극(16)과 드레인 오믹 전극(16) 사이의 기판에 연결된 다리부, 및 제 2 절연층(18) 상으로 연장된 머리부로 구성될 수 있다. Γ형 게이트 전극(23)은 내열성 금속을 포함할 수 있다. Γ형 게이트 전극(23)은 니켈/금 또는 백금(Pt)/니켈/텅스텐 산화물(WNx)/금으로 구성될 수 있다. Γ형 게이트 전극(23)의 머리부는 다리부로부터 비대칭적으로 뻗어 나온 형태이고, 드레인 오믹 전극(16) 방향으로 더 뻗어 나온 형태를 가질 수 있다. Γ형 게이트 전극(23)의 다리부는 Y형일 수 있다. 이때, 캡핑층(15)은 Γ형 게이트 전극(23)의 다리부에 인접하게 배치된 언더컷(under-cut) 영역(22)을 가질 수 있다.
제 1 평탄화층(25)은 Γ형 게이트 전극(23)을 덮도록 제 2 절연층(18) 상에 배치될 수 있다. 제 1 평탄화층(25)은 낮은 유전 상수(dielectric constant; k)를 갖는 벤조시클로부텐(BenzoCycloButene : BCB)을 포함할 수 있다.
제 1 전극(26)은 제 1 평탄화층(25), 제 2 절연층(18) 및 제 1 절연층(17)을 관통하여, 소스 오믹 전극(16) 또는 드레인 오믹 전극(16)에 연결되면서, 제 1 평탄화층(25) 상으로 연장되도록 배치될 수 있다. 제 1 전극(26)은 도전성 물질을 포함할 수 있다.
제 2 평탄화층(27)은 제 1 전극(26)을 덮도록 제 1 평탄화층(25) 상에 배치될 수 있다. 제 2 전극(28)은 제 2 평탄화층(27)을 관통하여, 제 1 전극(26)에 연결되면서, 제 2 평탄화층(27) 상으로 연장되도록 배치될 수 있다. 제 3 평탄화층(29)은 제 2 전극(28)을 덮도록 제 2 평탄화층(27) 상에 배치될 수 있다. 제 3 전극(30)은 제 3 평탄화층(29) 및 제 2 평탄화층(27)을 관통하여, 제 1 전극(26)에 연결되면서, 제 3 평탄화층(29) 상으로 연장되도록 배치될 수 있다. 제 2 및 제 3 평탄화층(27 및 29)은 낮은 유전 상수를 갖는 벤조시클로부텐을 포함할 수 있다. 제 2 및 제 3 전극(28 및 30)은 도전성 물질을 포함할 수 있다.
보호층(31)은 제 3 전극(30)을 덮도록 제 3 평탄화층(29) 상에 배치될 수 있다. 보호층(31)은 실리콘 질화물을 포함할 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터는 식각률이 서로 다른 이중층 구조의 절연층을 이용하여 형성된 Γ형 게이트 전극을 포함함으로써, Γ형 게이트 전극의 안정성이 향상될 수 있는 동시에, Γ형 게이트 전극의 다리부의 미세 선폭이 유지될 수 있다. 또한, 전계 효과 트랜지스터가 Γ형 게이트 전극의 머리부와 기판 사이에 절연층을 포함함으로써, 드레인 출력 특성이 향상될 수 있는 동시에, Γ형 게이트 전극과 소스 오믹 전극 사이, 그리고 Γ형 게이트 전극과 드레인 오믹 전극 사이의 기생 커패시턴스가 감소할 수 있다. 이에 더하여, 전계 효과 트랜지스터가 길이가 감소한 Γ형 게이트 전극을 가짐으로써, 차단 주파수가 향상될 수 있어 고주파 특성이 향상될 수 있다. 이에 따라, 안정성이 향상되고, 기생 커패시턴스가 감소되고, 고주파 특성이 향상된 전계 효과 트랜지스터가 제공될 수 있다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 기판 상에 캡핑층(15)이 형성된다. 기판은 순차적으로 적층된 실리콘 탄화물 기판(10), 알루미늄 질화물 버퍼층(11), 도핑되지 않은 갈륨 질화물 채널층(12), 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층(13) 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층(14)으로 구성될 수 있다. 캡핑층(15)은 도핑되지 않은 갈륨 질화물로 형성될 수 있다.
캡핑층(15) 상에 서로 이격된 소스 오믹 전극(16) 및 드레인 오믹 전극(16)이 형성된다. 소스 및 드레인 오믹 전극들(16)은 도전성 물질로 형성될 수 있다. 예를 들어, 소스 및 드레인 오믹 전극들(16)은 순차적으로 적층된 티타늄/알루미늄/니켈/금 또는 티타늄/알루미늄/니켈/팔라듐/금을 급속 열처리 방법으로 형성한 합금으로 형성될 수 있다. 급속 열처리 방법의 공정 온도는 850℃ 정도일 수 있다.
소스 및 드레인 오믹 전극들(16)을 덮도록 캡핑층(15) 상에 제 1 절연층(17)이 형성된다. 제 1 절연층(17)은 알루미나로 형성될 수 있다. 제 1 절연층(17)은 원자층 증착(Atomic Layer Deposition : ALD) 방법을 이용하여 500 Å 정도의 두께를 갖도록 형성될 수 있다.
도 2b를 참조하면, 제 1 절연층(17) 상에 제 2 절연층(18)이 형성된다. 제 2 절연층(18)을 실리콘 질화물로 형성될 수 있다. 제 2 절연층(18)은 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Depostion : PECVD) 방법을 이용하여 100℃ 정도의 저온에서 2,000 Å 정도의 두께를 갖도록 형성될 수 있다.
도 2c를 참조하면, 제 2 절연층(18) 상에 소스 오믹 전극(16)과 드레인 오믹 전극(16) 사이의 제 2 절연층(18)을 노출하는 제 1 개구부(19b)를 갖는 포토레지스트층(19)이 형성된다. 포토레지스트층(19)은 폴리메틸 메타크릴레이트(PolyMethyl MethAcrylate : PMMA)를 포함할 수 있다.
포토레지스트층(19)을 마스크(mask)로 하는 식각 공정으로 제 2 절연층(18) 및 제 1 절연층(17)의 일부들을 제거하는 것에 의해 제 1 및 제 2 절연층들(17 및 18) 내에 제 1 개구부(19b)와 실질적으로 동일한 폭을 갖는 예비 제 2 개구부가 정의될 수 있다. 제 1 및 제 2 절연층들(17 및 18)의 일부들을 제거하는 것은 이방성 건식 식각 공정을 이용할 수 있다.
도 2d를 참조하면, 제 2 절연층(18)을 선택적으로 식각하는 것에 의해 제 1 및 제 2 절연층들(17 및 18) 내에 Y형 제 2 개구부(20)가 정의된다. 제 2 절연층(18)을 선택적으로 식각하는 것은 육불화황(SF6) 가스를 사용하는 등방성 플라즈마 식각 방법을 이용할 수 있다.
제 1 및 제 2 절연층들(17 및 18) 내에 제 2 개구부(20)가 정의된 후, 포토레지스트층(19)이 제거될 수 있다.
도 2e를 참조하면, 제 2 개구부(20)을 갖는 제 1 및 제 2 절연층들(17 및 18)을 마스크로 하는 식각 공정으로 캡핑층(15)의 일부를 제거하는 것에 의해 기판의 일부를 노출하는 제 3 개구부가 정의된다. 캡핑층(15), 제 1 절연층(17) 및 제 2 절연층(18) 내에 정의된 제 3 개구부는 캡핑층(15) 내에 제 1 개구부(도 2c의 19b 참조)보다 넓은 폭의 언더컷 영역(22)을 가질 수 있다. 언더컷 영역(22)은 유도 결합 플라즈마(Inductively Coupled Plasma : ICP)를 이용한 건식 식각 방법으로 제 2 개구부(도 2d의 20 참조)에 의해 노출되어 있는 캡핑층(15)을 식각하는 것에 의해 형성될 수 있다. 건식 식각 방법에 사용되는 가스로 삼염화 붕소(BCl3)/염소(Cl2)를 이용함으로써, 캡핑층(15)이 선택적으로 식각될 수 있다.
제 2 절연층(18) 상에 제 1 개구부, 제 2 개구부 및 제 3 개구부보다 넓은 폭을 갖는 제 4 개구부를 갖는 형상 반전용 포토레지스트층(21)이 형성된다. 제 4 개구부는 제 3 개구부에 대해 양측으로 서로 다른 폭을 갖는 형태이고, 드레인 오믹 전극(16) 방향으로 더 넓은 폭을 갖는 형태일 수 있다.
제 3 개구부 및 제 4 개구부 내에, 그리고 형상 반전용 포토레지스트층(21) 상에 도전막들(21m 및 23)이 형성된다. 도전막들(21m 및 23)은 내열성 금속으로 형성될 수 있다. 도전막들(21m 및 23)은 니켈/금 또는 백금/니켈/텅스텐 산화물/금으로 형성될 수 있다. 도전막들(21m 및 23)은 전자 빔 진공 증착 방법에 의해 기판의 전면 상에 증착될 수 있다.
제 3 개구부 및 제 4 개구부 내의 Γ형 게이트 전극(23)을 제외한 형상 반전용 포토레지스트층(21) 상의 도전막(21m)은 형상 반전용 포토레지스트층(21)을 제거하는 리프트-오프(lift-off) 공정에 의해 형상 반전용 포토레지스트층(21)과 동시에 제거된다.
Γ형 게이트 전극(23)은 제 2 절연층(18), 제 1 절연층(17) 및 캡핑층(15)을 관통하여 소스 오믹 전극(16)과 드레인 오믹 전극(16) 사이의 기판에 연결된 다리부, 및 제 2 절연층(18) 상으로 연장된 머리부로 구성될 수 있다. Γ형 게이트 전극(23)의 머리부는 다리부로부터 비대칭적으로 뻗어 나온 형태이고, 드레인 오믹 전극(16) 방향으로 더 뻗어 나온 형태를 가질 수 있다. 이는 제 4 개구부가 제 3 개구부에 대해 양측으로 서로 다른 폭을 갖는 형태이고, 드레인 오믹 전극(16) 방향으로 더 넓은 폭을 갖는 형태이기 때문이다. Γ형 게이트 전극(23)의 다리부는 Y형일 수 있다. 이는 제 2 개구부(20)이 Y형이기 때문이다.
이때, 캡핑층(15)은 Γ형 게이트 전극(23)의 다리부에 인접하게 배치된 언더컷 영역(22)을 가질 수 있다. 이는 도전막들(21m 및 23)을 형성하기 위한 전자 빔 진공 증착 공정에서 좁은 제 2 개구부의 폭에 의해 제 2 개구부의 폭보다 넓게 형성된 언더컷 영역(22)까지 도전막이 증착될 수 없기 때문이다.
도 2f를 참조하면, 제 3 개구부 및 제 4 개구부 내의 Γ형 게이트 전극(23)을 제외한 형상 반전용 포토레지스트층(21) 상의 도전막(21m)은 형상 반전용 포토레지스트층(21)을 제거하는 리프트-오프(lift-off) 공정에 의해 형상 반전용 포토레지스트층(21)과 동시에 제거된다.
Γ형 게이트 전극(23)을 덮도록 제 2 절연층(18) 상에 제 1 평탄화층(25)이 형성된다. 제 1 평탄화층(25)은 낮은 유전 상수를 갖는 벤조시클로부텐으로 형성될 수 있다.
제 1 평탄화층(25), 제 2 절연층(18) 및 제 1 절연층(17)을 관통하여 소스 오믹 전극(16) 또는 드레인 오믹 전극(16)에 연결되면서, 제 1 평탄화층 상으로 연장되는 제 1 전극(26)이 형성된다. 제 1 전극(26)은 도전성 물질로 형성될 수 있다.
도 2g를 참조하면, 제 1 전극(26)을 덮도록 제 1 평탄화층(25) 상에 제 2 평탄화층(27)이 형성된다. 제 2 평탄화층(27)을 관통하여, 제 1 전극(26)에 연결되면서, 제 2 평탄화층(27) 상으로 연장되는 제 2 전극(28)이 형성된다. 제 2 전극(28)을 덮도록 제 2 평탄화층(27) 상에 제 3 평탄화층(29)이 형성된다. 제 3 평탄화층(29) 및 제 2 평탄화층(27)을 관통하여, 제 1 전극(26)에 연결되면서, 제 3 평탄화층(29) 상으로 연장되는 제 3 전극(30)이 형성된다. 제 2 및 제 3 평탄화층(27 및 29)은 낮은 유전 상수를 갖는 벤조시클로부텐으로 형성될 수 포함할 수 있다. 제 2 및 제 3 전극(28 및 30)은 도전성 물질로 형성될 수 있다.
제 3 전극(30)을 덮도록 제 3 평탄화층(29) 상에 보호층(31)이 형성된다. 보호층(31)은 실리콘 질화물로 형성될 수 있다.
본 발명의 실시예들에 따른 방법으로 제조된 전계 효과 트랜지스터는 식각률이 서로 다른 이중층 구조의 절연층을 이용하여 Γ형 게이트 전극을 형성함으로써, Γ형 게이트 전극의 안정성이 향상될 수 있는 동시에, Γ형 게이트 전극의 다리부의 미세 선폭이 유지될 수 있다. 또한, 전계 효과 트랜지스터가 Γ형 게이트 전극의 머리부와 기판 사이에 절연층을 포함함으로써, 드레인 출력 특성이 향상될 수 있는 동시에, Γ형 게이트 전극과 소스 오믹 전극 사이, 그리고 Γ형 게이트 전극과 드레인 오믹 전극 사이의 기생 커패시턴스가 감소할 수 있다. 이에 더하여, 전계 효과 트랜지스터가 길이가 감소한 Γ형 게이트 전극을 가짐으로써, 차단 주파수가 향상될 수 있어 고주파 특성이 향상될 수 있다. 이에 따라, 안정성이 향상되고, 기생 커패시턴스가 감소되고, 고주파 특성이 향상된 전계 효과 트랜지스터의 제조 방법이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 실리콘 탄화물 기판
11 : 알루미늄 질화물 버퍼층
12 : 도핑되지 않은 갈륨 질화물 채널층
13 : 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층
14 : 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층
15 : 도핑되지 않은 알루미늄 캡핑층
16 : 오믹 전극
17, 18 : 절연층
19 : 포토레지스트층
19b, 20 : 개구부
21m : 게이트 전극용 도전층
22 : 언더컷 영역
23 : Γ형 게이트 전극
25, 27, 29 : 평탄화층
26, 29, 30 : 전극
31 : 보호층

Claims (20)

  1. 기판 상에 배치된 캡핑층;
    상기 캡핑층 상에 서로 이격되어 배치된 소스 오믹 전극 및 드레인 오믹 전극;
    상기 소스 및 드레인 오믹 전극들을 덮도록 상기 캡핑층 상에 순차적으로 적층된 제 1 절연층 및 상기 제1 절연층과 다른 제 2 절연층;
    상기 제 2 절연층, 상기 제 1 절연층 및 상기 캡핑층을 관통하여 상기 소스 오믹 전극과 상기 드레인 오믹 전극 사이의 상기 기판에 연결된 다리부, 및 상기 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극;
    상기 Γ형 게이트 전극을 덮도록 상기 제 2 절연층 상에 배치된 제 1 평탄화층; 및
    상기 제 1 평탄화층, 상기 제 2 절연층 및 상기 제 1 절연층을 관통하여 상기 소스 오믹 전극 또는 상기 드레인 오믹 전극에 연결되면서, 상기 제 1 평탄화층 상으로 연장되도록 배치된 제 1 전극을 포함하되,
    상기 Γ형 게이트 전극의 상기 다리부는 상기 제1 절연층에 접하는 제1 부분 및 상기 제2 절연층에 접하는 제2 부분을 포함하고,
    상기 다리부의 상기 제2 부분은 상부에서 하부로 갈수록 작아지는 폭을 갖고,
    상기 다리부의 상기 제1 부분은 일정한 폭을 갖는 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 캡핑층은 상기 Γ형 게이트 전극의 상기 다리부에 인접하게 배치된 언더컷 영역을 갖는 전계 효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 캡핑층은 도핑되지 않은 갈륨 질화물을 포함하는 전계 효과 트랜지스터.
  4. 제 1항에 있어서,
    상기 Γ형 게이트 전극의 상기 다리부는 Y형인 전계 효과 트랜지스터.
  5. 제 1항에 있어서,
    상기 기판은 순차적으로 적층된 실리콘 탄화물 기판, 알루미늄 질화물 버퍼층, 도핑되지 않은 갈륨 질화물 채널층, 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층으로 구성되는 전계 효과 트랜지스터.
  6. 제 1항에 있어서,
    상기 제 1 절연층은 알루미나를 포함하고, 그리고 상기 제 2 절연층은 실리콘 질화물을 포함하는 전계 효과 트랜지스터.
  7. 제 1항에 있어서,
    상기 제 1 평탄화층은 벤조시클로부텐을 포함하는 전계 효과 트랜지스터.
  8. 제 1항에 있어서,
    상기 제 1 전극을 덮도록 상기 제 1 평탄화층 상에 배치된 적어도 하나의 제 2 평탄화층; 및
    상기 제 2 평탄화층을 관통하여 상기 제 1 전극에 연결되면서, 상기 제 2 평탄화층으로 연장되도록 배치된 제 2 전극을 더 포함하는 전계 효과 트랜지스터.
  9. 제 8항에 있어서,
    상기 제 2 전극을 덮도록 상기 제 2 평탄화층 상에 배치된 보호층을 더 포함하는 전계 효과 트랜지스터.
  10. 기판 상에 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 서로 이격된 소스 오믹 전극 및 드레인 오믹 전극을 형성하는 단계;
    상기 소스 및 드레인 전극들을 덮도록 상기 캡핑층 상에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계;
    상기 소스 오믹 전극과 상기 드레인 오믹 전극 사이의 상기 제 2 절연층의 일부를 노출하는 제 1 개구부를 갖는 포토레지스트층 형성하는 단계;
    상기 포토레지스트층을 마스크로 하는 식각 공정으로 상기 제 2 절연층 및 상기 제 1 절연층의 일부들을 제거하여 제 2 개구부를 정의하는 단계;
    상기 포토레지스트층을 제거하는 단계;
    상기 제 2 개구부를 갖는 상기 제 1 및 제 2 절연층들을 마스크로 하는 식각 공정으로 상기 캡핑층의 일부를 제거하여 상기 기판의 일부를 노출하는 제 3 개구부를 정의하는 단계;
    상기 제 3 개구부를 통해 상기 기판에 접촉하는 다리부 및 상기 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극을 형성하는 단계;
    상기 Γ형 게이트 전극을 덮도록 상기 제 2 절연층 상에 제 1 평탄화층을 형성하는 단계; 및
    상기 제 1 평탄화층, 상기 제 2 절연층 및 상기 제 1 절연층을 관통하여 상기 소스 오믹 전극 또는 상기 드레인 오믹 전극에 연결되면서, 상기 제 1 평탄화층 상으로 연장되는 제 1 전극을 형성하는 단계를 포함하되,
    상기 제 2 개구부를 정의하는 단계는:
    상기 포토레지스트층을 마스크로 하는 식각 공정으로 상기 제 2 절연층 및 상기 제 1 절연층의 일부들을 제거하여 상기 제 1 개구부와 동일한 폭을 갖는 예비 제 2 개구부를 정의하는 단계; 및
    상기 제 2 절연층을 선택적으로 등방성 식각하여 Y형 제 2 개구부를 정의하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법.
  11. 제 10항에 있어서,
    상기 캡핑층은 도핑되지 않은 갈륨 질화물로 형성되는 전계 효과 트랜지스터의 제조 방법.
  12. 제 10항에 있어서,
    상기 제 1 절연층은 알루미나로 형성되고, 그리고 상기 제 2 절연층은 실리콘 질화물로 형성되는 전계 효과 트랜지스터의 제조 방법.
  13. 삭제
  14. 제 10항에 있어서,
    상기 제 3 개구부를 정의하는 단계는:
    상기 제 2 개구부를 갖는 상기 제 1 및 제 2 절연층들을 마스크로 하는 식각 공정으로 상기 캡핑층의 일부를 제거하는 단계이되,
    상기 캡핑층은 상기 제 1 개구부보다 넓은 폭의 언더컷 영역을 갖는 전계 효과 트랜지스터의 제조 방법.
  15. 제 14항에 있어서,
    상기 Γ형 게이트 전극의 상기 다리부는 상기 제 3 개구부의 상기 캡핑층의 상기 언더컷 영역을 채우지 못하게 형성되는 전계 효과 트랜지스터의 제조 방법.
  16. 제 10항에 있어서,
    상기 기판은 순차적으로 적층된 실리콘 탄화물 기판, 알루미늄 질화물 버퍼층, 도핑되지 않은 갈륨 질화물 채널층, 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층으로 구성되는 전계 효과 트랜지스터의 제조 방법.
  17. 제 10항에 있어서,
    상기 제 1 평탄화층은 벤조시클로부텐으로 형성되는 전계 효과 트랜지스터의 제조 방법.
  18. 제 10항에 있어서,
    상기 Γ형 게이트 전극을 형성하는 단계는:
    상기 제 2 절연층 상에 상기 제 1 내지 제 3 개구부들보다 넓은 폭을 갖는 제 4 개구부를 갖는 형상 반전용 포토레지스트층을 형성하는 단계;
    상기 제 3 개구부 및 상기 제 4 개구부 내에, 그리고 상기 형상 반전용 포토레지스트층 상에 도전막들을 형성하는 단계; 및
    상기 형상 반전용 포토레지스트층 및 상기 형상 반전용 포토레지스트층 상의 상기 도전막을 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법.
  19. 제 10항에 있어서,
    상기 제 1 전극을 덮도록 상기 제 1 평탄화층 상에 적어도 하나의 제 2 평탄화층을 형성하는 단계; 및
    상기 제 2 평탄화층을 관통하여 상기 제 1 전극에 연결되면서, 상기 제 2 평탄화층으로 연장되는 제 2 전극을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  20. 제 19항에 있어서,
    상기 제 2 전극을 덮도록 상기 제 2 평탄화층 상에 보호층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조 방법.
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