JP6879662B2 - 高電子移動度トランジスタ - Google Patents

Description

関連出願の相互参照
米国特許法第１１９条に基づき、本出願は、２０１３年１２月２７日に出願された、米国仮特許出願第６１／９２１，１４０号の優先権を主張し、同出願の全内容が、参照により本明細書に援用される。

技術分野
本明細書は、高電子移動度トランジスタに関し、特に、高電子移動度トランジスタのフィールドプレート及び他の構成要素の設計に関する。

高電子移動度トランジスタ（ＨＥＭＴ）は、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）とも呼ばれ、トランジスタチャネルとして機能するヘテロ接合を含む電界効果トランジスタである。ＨＥＭＴでは、ヘテロ接合チャネルにおける「二次元電子気体」の伝導が、ゲートにより調節される。

１９７０年代後期における発明であること、及び、例えば、ミリ波帯スイッチなどの用途におけるＨＥＭＴの商業的成功にもかかわらず、いくつかのＨＥＭＴ（例えば、パワーエレクトロニクス用の窒化ガリウム型ＨＥＭＴ）の商業的発展は、期待よりゆっくりとしている。

フィールドプレートは、半導体装置における電界の様相を変更するのに一般に使用されている導電要素である。一般的に、フィールドプレートは、半導体装置における電界のピーク値を低減するように設計され、その結果、フィールドプレートを含む装置の絶縁破壊電圧及び寿命を改善する。

ＨＥＭＴ（例えば、窒化ガリウム型ＨＥＭＴ）では、フィールドプレートは、さらに、一般に「ｄｃ−ｒｆ分散」または「ドレイン電流コラプス」と呼ばれる寄生効果を低減すると考えられている。比較的大きい周波数（例えば、無線周波数）での動作中、この寄生効果を受ける装置は、直流電流（ｄｃ）動作中に達するドレイン電流レベルより小さなドレイン電流レベルに達する。寄生効果は、界面準位の比較的遅い応答時間に起因していると考えられる。

ＨＥＭＴ中のフィールドプレートの長さに関する実験による研究が行われてきた。例えば、研究者は、いくつかのＨＥＭＴ装置では、ゲート接続フィールドプレートがドレインに向けて特定の距離だけ延在した後は、絶縁破壊電圧が最大値に近づく（すなわち、「飽和する」）と説明している。さらに、ドレインに向かう飽和長を越えた、ゲート接続フィールドプレートの延在は、絶縁破壊電圧をほとんど改善しないか、まったく改善しない。ゲート接続フィールドプレートの、ドレインへの接近にともなって、ゲートの入力キャパシタンスが増加するので、ゲート接続フィールドプレートの、ドレインに向かう延在は、飽和長に達したなら、限定されるべきだと推奨されている。

フィールドプレートを含む高電子移動度トランジスタが説明されている。第１の実施態様において、ＨＥＭＴは、二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料と、ソース電極と、ドレイン電極と、ゲート電極とを含み、ヘテロ接合において二次元電子気体が発生し、ゲート電極が、ソース電極とドレイン電極との間のヘテロ接合における伝導を調節するように配設され、ゲートが、ドレイン側端部と、ゲート電極のドレイン側端部の上方に配設されてドレインに向けて横方向に延在したゲート接続フィールドプレートと、ゲート接続フィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第２のフィールドプレートと、を有する。

第２の実施態様において、ＨＥＭＴは、二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料と、ソース電極と、ドレイン電極と、とゲート電極を含み、ゲート電極が、ソース電極とドレイン電極との間のヘテロ接合における伝導を調節するように配設され、ゲートが、ドレイン側端部と、ゲート電極のドレイン側端部の上方に配設されてドレインに向けて横方向に延在したゲート接続フィールドプレートと、ゲート接続フィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第２のフィールドプレートと、を有する。オフ状態において、ヘテロ接合における第１の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン側に向かって広がっており、ヘテロ接合における第２の電界が、第２のフィールドプレートのドレイン側端部からソース側に向かって広がっており、及び、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差においてのみ、第１の電界が、まず、第２の電界と重なる。

第３の実施態様において、半導体装置は、基板、基板上方に配設された第１の活性層、横方向導電チャネルが第１の活性層と第２の活性層との間で発生するように第１の活性層上に配設された第２の活性層、ソース及びドレイン電極、第２の活性層上方に配設された第１のパッシベーション層、第１のパッシベーション層上方に配設されたゲート電極、ゲート電極上方に配設された第２のパッシベーション層、ドレイン電極に最も近いゲート電極の端部を越えて第１の距離ぶん延在したゲートフィールドプレート、第１の金属パターン上方に配設された第３のパッシベーション層、並びに、ソース電極とゲート電極との１つに電気的に接続されてドレイン電極に最も近いゲートフィールドプレートの端部を第２の距離ぶん越えて延在した第２のフィールドプレートを含む。第２のフィールドプレートの端部は、第２のフィールドプレートに隣接したドレイン電極の第１の延在部から第３の距離ぶん離間している。小さい方の閾値を上回る利用可能なゲートスイング振幅の絶対値より大きな第１のドレインバイアスに対して、ゲート電極下方の横方向導電チャネルの一部がピンチオフ状態になるときに、ゲート端の電界の漸増が頭打ちとなるように、第１の距離が選択される。

第１、第２、及び第３の実施態様の各々は、以下の特徴の１つ以上を含み得る。

オフ状態において、及び、ゲートスイング振幅の絶対値を上回るソース・ドレイン間電位差で、電荷担体は、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から空乏化し、電荷担体の空乏化は、ゲート電極のドレイン側端部の近傍におけるヘテロ接合における横方向電界を飽和させるのに効果的である。電荷担体は、ゲートスイング振幅の絶対値の２〜５倍のソース・ドレイン間電位差で、空乏化し得る。例えば、電荷担体は、ゲートスイング振幅の絶対値の３〜４倍のソース・ドレイン間電位差で、空乏化する。

オフ状態において、及び、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合のその一部から電荷担体が空乏化する電位差を上回るソース・ドレイン間電位差で、電荷担体が、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から空乏化し得、電荷担体の空乏化が、ゲート接続フィールドプレートのドレイン側端部の近傍でのヘテロ接合における横方向電界を飽和させるのに効果的である。例えば、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する電位差は、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する電位差の３〜５倍である。例えば、オフ状態において、ヘテロ接合における第１の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン側に向かって広がっており、ヘテロ接合における第２の電界が、第２のフィールドプレートのドレイン側端部からソース側に向かって広がっており、及び、第１の電界が、まず、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第２の電界と重なる。

ＨＥＭＴまたは半導体装置は、第２のフィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第３のフィールドプレートを含み得る。オフ状態において、及び、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差で、ドレインの近傍におけるヘテロ接合の一部は、ヘテロ接合と第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する。第３のフィールドプレートは、ソース接続フィールドプレートであり得る。

オフ状態にあるＨＥＭＴまたは半導体装置において、ヘテロ接合における第１の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン側に向かって広がっており得、ヘテロ接合における第２の電界が、第２のフィールドプレートのドレイン側端部からソース側に向かって広がっており、及び第１の電界は、まず、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第２の電界と重なる。第１の電界は、まず、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第２の電界と重なり得る。

ＨＥＭＴまたは半導体装置は、第１および第２の半導体材料の上方の１つ以上の絶縁材料層を含み得、あるシート担体密度が、ヘテロ接合で発生し得る。特定の動作パラメータでの長期動作の後に定常状態に達した後、絶縁材料層における単位面積あたりの電荷欠陥数は、シート担体密度未満である。例えば、絶縁材料層における単位面積あたりの電荷欠陥数は、シート担体密度の１０％未満であり得る。

ＨＥＭＴまたは半導体装置は、ＧａＮ及びＡｌＧａＮを含み得る。ＨＥＭＴまたは半導体装置は、第２の半導体材料からゲート電極を絶縁するアルミニウム窒化ケイ素層を含み得る。

オフ状態にあるＨＥＭＴまたは半導体装置において、及び、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差で、ドレインの近傍におけるヘテロ接合の一部は、ヘテロ接合と第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する。

オフ状態にあるＨＥＭＴまたは半導体装置において、ソース及びドレイン電極は、第２の活性層上方に配設され得る。ゲートフィールドプレートは、第２のパッシベーション層上に配設された第１の金属パターンによって画定され得、第１の金属パターンは、ゲート電極全体の上方で横方向に延在する。第２のフィールドプレートは、第３のパッシベーション層上に配設された第２の金属パターンにより画定されたソースフィールドプレートであり得る。第２の金属パターンは、ソース電極に電気的に接続され得、並びに、第１の金属パターン全体の上方で横方向に延在し、及び、ドレイン電極に最も近い第１の金属パターンの端部を越えて第２の距離ぶんさらに延在する。第２の金属パターンの端部は、第２の金属パターンに隣接したドレイン電極の第１の延在部から第３の距離ぶん離され得る。

ＨＥＭＴまたは半導体装置は、第４のパッシベーション層上に配設された第３の金属パターンにより画定されたシールドラップである第２の金属パターン上方に配設された第４のパッシベーション層を含み得る。第３の金属パターンは、ソース電極に電気的に接続され得、及び、第３の金属パターンに隣接したドレイン電極の第２の延在部から第３の距離に第３の金属パターンが端部を有するように、横方向導電チャネルの大部分の上方で横方向に延在し得る。第３の金属パターンとドレイン電極の第２の延在部との間の端部から端部までの距離は、２〜６マイクロメートルであり得る。第４のパッシベーション層の厚さは、０．５〜２マイクロメートルであり得る。第１のドレインバイアスは、閾値を上回る利用可能なゲートスイング振幅の絶対値より約２〜５倍大きなもので得る。第２の距離は、ゲート電極下方の横方向導電チャネルの一部がピンチオフ状態であるときにゲートフィールドプレートにより提供されるゲート端部電界の頭打ちバイアスより大きな第２のドレインバイアスに対して、ゲートフィールドプレートの端部電界への頭打ちを提供するのに十分であり得る。例えば、第２のドレインバイアスは、第１のドレインバイアスより約２．５〜１０倍大きなものであり得る。第２の距離は、少なくとも、横方向導電チャネルがドレイン端に最も近い第２の金属パターンの端部下方で縦方向にピンチオフ状態になる前に、第２の金属パターン下方の横方向空乏延在部が第２の金属パターンの端部に決して達しない程度に、十分に長くあり得る。第１の距離は、１．５〜３．５マイクロメートルであり得る。第２の距離は、２．５〜７．５マイクロメートルであり得、第３の距離は、２〜６マイクロメートルであり得る。ゲート電極とドレイン電極との間の端部から端部までの距離は、８〜２６マイクロメートルであり得る。第３のパッシベーション層の厚さは、０．３５〜０．７５マイクロメートルであり得る。

図１は、横方向チャネルＨＥＭＴの断面の概略図である。 図２は、横方向チャネルＨＥＭＴの断面の概略図である。 図３は、横方向チャネルＨＥＭＴの断面の概略図である。 図４Ａ、４Ｂは、それぞれ、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフである。 図５Ａ、５Ｂは、それぞれ、オン状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフである。 図６Ａ、６Ｂは、それぞれ、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフである。 同上 図７は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフである。 図８は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフである。 図９は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのヘテロ接合での電界を概略的に表すグラフである。

図１は、横方向チャネルＨＥＭＴ１００の断面の概略図である。ＨＥＭＴ１００は、互いに接触してヘテロ接合１１５を形成した第１の半導体材料１０５及び第２の半導体材料１１０を含む。半導体材料１０５、１１０の材料の性質に起因して、ヘテロ接合１１５において二次元電子気体１２０が発生する。ＨＥＭＴ１００は、さらに、ソース電極１２５、ドレイン電極１３０、及びゲート電極１３５を含む。ゲート電極１３５の選択的バイアス印加は、ソース電極１２５とドレイン電極１３０との間の伝導率を調節する。

ＨＥＭＴ１００は、さらに、縦方向に層形成されたフィールドプレート構造１３５を含む。図示された実施態様において、フィールドプレート構造１３５は、ゲート接続フィールドプレート１４０とソース接続フィールドプレート１４５とを含む二重フィールドプレート構造である。ゲート接続フィールドプレート１４０は、ゲート電極１３５に電気的に接続されている。ソース接続フィールドプレート１４５は、ソース電極１２５に電気的に接続されている。

図示された実施態様において、ゲート電極１３５、ゲート接続フィールドプレート１４０、及びソース接続フィールドプレート１４５は、各々、略長方形の断面をもつ。ゲート電極１３５は、底部ドレイン側端部１５０を含む。ドレイン側端部１５０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０であって、第２の半導体材料１１０の上方の縦方向距離ｄ５に配設されている。ドレイン側端部１５０は、第１の絶縁材料層１５５により第２の半導体材料１１０から縦方向に離間されている。ゲート接続フィールドプレート１４０は、底部ドレイン側端部１６０を含む。ドレイン側端部１６０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６に配設されている。ドレイン側端部１６０は、第１の絶縁材料層１５５と第２の絶縁材料層１６５との両方により第２の半導体材料１１０から縦方向に離間されている。ソース接続フィールドプレート１４５は、底部ドレイン側端部１７０を含む。ドレイン側端部１７０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７に配設されている。ドレイン側端部１７０は、第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５により、第２の半導体材料１１０から縦方向に離間されている。さらに後述するように、ゲート電極１３５、ゲート接続フィールドプレート１４０及びソース接続フィールドプレート１４５の各々と、ヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、それぞれの端部１５０、１６０、１７０において最も大きい。

ゲート電極１３５は、様々な異なる方法で、ゲート接続フィールドプレート１４０に電気的に接続され得る。図示された実施態様において、ゲート電極１３５とゲート接続フィールドプレート１４０との間の接続部は、断面の外にある。他の実施態様において、ゲート電極１３５及びゲート接続フィールドプレート１４０は、図示された実施態様で見た場合に略Ｌ字断面をもつ単一部材により形成され得る。

ソース電極１２５は、様々な異なる方法で、ソース接続フィールドプレート１４５に電気的に接続され得る。図示された実施態様において、ソース電極１２５は、ソースビア部材１８０によりソース接続フィールドプレート１４５に電気的に接続されている。他の実施態様において、ソース電極１２５は、図示された断面の外でソース接続フィールドプレート１４５に電気的に接続され得る。

図示された実施態様において、ドレイン１３０は、１組のドレインビア部材１８５、１９０に電気的に接続されている。ドレインビア部材１８５、１９０は、第３の絶縁材料層１７５を通って、ソース接続フィールドプレート１４５と同じ縦レベルまで延在し、その結果、ドレイン１３０の延在部として機能する。ビア部材１９０は、ソース接続フィールドプレート１４５と同じ縦レベルにあるので、ソース接続フィールドプレート１４５に最も近い、ドレイン１３０の延在部である。底部ドレイン側端部１７０を含むソース接続フィールドプレート１４５の側部は、同じ縦レベルにおいてドレインビア部材１９０から横方向距離ｄ４に配設されている。いくつかの実施態様において、横方向距離ｄ４は、装置固有の装置寿命の間、装置固有の横方向絶縁破壊電圧を保つのに必要とされる距離以下である。図示された実施態様において、ソース接続フィールドプレート１４５及びドレインビア部材１９０は、第４の絶縁材料層１９５により覆われている。第４の絶縁材料層１９５は、第３の絶縁材料層１７５の上面から距離ｄ８ぶん延在する。

図示された実施態様において、ソース電極１２５及びドレイン電極１３０の両方が、第２の半導体材料１１０の上面に直接載置されており、それと電気的に接触している。必ずこうなるわけではない。例えば、いくつかの実施態様において、ソース電極１２５及び／またはドレイン電極１３０は、第２の半導体材料１１０内まで突き抜けている。いくつかの実施態様において、この突き抜けは、ソース電極１２５及び／またはドレイン電極１３０がヘテロ接合１１５に接触する、または、ヘテロ接合１１５を貫通しさえする程度に十分深い。他の例として、いくつかの実施態様において、１つ以上の侵入型接着剤金属または他の導電性材料が、ソース電極１２５及び／またはドレイン電極１３０と、半導体材料１０５、１１０の一方または両方との間に配設されている。

図示された実施態様において、ゲート電極１３５は、一様な厚さｄ５をもつ単一の電気絶縁層１５５により、第２の半導体材料１１０から電気的に絶縁されている。必ずこうなるわけではない。例えば、他の実施態様において、第２の半導体材料１１０からゲート電極１３５を絶縁するため、複数層が使用され得る。他の例として、第２の半導体材料１１０からゲート電極１３５を絶縁するため、一様でない厚さをもつ単一または複数層が使用され得る。

横方向チャネルＨＥＭＴ１００の様々な特徴は、様々な異なる材料により形成され得る。例えば、第１の半導体材料１０５は、ＧａＮ、ＩｎＮ、Ａｌｎ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮであり得る。いくつかの実施態様において、第１の半導体材料１０５は、例えば、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの１つ以上などの、ヒ素を含有する化合物半導体をさらに含み得る。第２の半導体材料１１０は、例えば、ＡｌＧａＮ、ＧａＮ、ＩｎＮ、Ａｌｎ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮであり得る。第２の半導体材料１１０は、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの１つ以上などの、ヒ素を含有する化合物半導体をさらに含み得る。第１および第２の半導体材料１０５、１１０（「活性層」とも呼ばれ得る）の組成は、二次元電子気体１２０がヘテロ接合１１５で形成されるように調整される。例えば、いくつかの実施態様において、第１および第２の半導体材料１０５、１１０の組成は、ヘテロ接合１１５において１０^１１〜１０^１４ｃｍ^−２の、例えば、ヘテロ接合１１５において５ｘ１０^１２〜５ｘ１０^１３ｃｍ^−２または８ｘ１０^１２〜１．２ｘ１０^１３ｃｍ^−２のシート担体密度となるように調整され得る。半導体材料１０５、１１０は、基板の上方に、例えば、窒化ガリウム、ガリウムヒ素、炭化ケイ素、サファイア、シリコン、または他の基板の上方に形成され得る。半導体材料１０５は、このような基板に直接接触するか、または１つ以上の介在層が存在するかのいずれかであり得る。

ソース電極１２５、ドレイン電極１３０、及びゲート電極１３５は、例えば、Ａｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、ＴｉＡｌＰｔＡｕまたは同様のものなどの金属を含む様々な導体から形成され得る。第１の絶縁材料層１５５は、例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）、二酸化ジルコニウム（ＺｒＯ_２）、窒化アルミニウム（Ａｌｎ）、酸化ハフニウム（ＨｆＯ_２）、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、アルミニウム窒化ケイ素（ＡｌＳｉＮ）、または他の適切なゲート誘電体材料を含む、ゲート絶縁体を形成するのに適した様々な誘電体から形成され得る。第２の、第３の、及び第４の絶縁材料層１６５、１７５、１９５は、例えば、窒化ケイ素、シリコン酸化物、酸窒化シリコン、または同様のものを含む様々な誘電体から形成され得る。第１の、第２の、第３の、及び第４の絶縁材料層１５５、１６５、１７５、１９５は、さらに、層１５５、１６５、１７５、１９５の各々が、下方にある第２の半導体材料１１０または層１５５、１６５、１７５のそれぞれにおける表面準位の形成及び／または帯電を阻止または防止するという点で、「パッシベーション層」とも呼ばれ得る。

いくつかの実施態様において、第２の、第３の、及び第４の絶縁材料層１６５、１７５、１９５は、（特定の動作パラメータでの長期動作の後、定常状態に達するように）絶縁材料層１６５、１７５、１９５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるように調整された、質及び組成をもつ。言い換えると、絶縁材料層１６５、１７５、１９５の各々の三次元欠陥密度と、その層のそれぞれの厚さとの積の合計が、ヘテロ接合１１５における（二次元）シート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層１６５、１７５、１９５における面積あたりの電荷欠陥数は、ヘテロ接合１１５におけるシート担体密度の２０％未満、または１０％未満である。いくつかの実施態様において、本明細書に記載されるＨＥＭＴ１００及び他のＨＥＭＴは、中間層、例えば、Ａｌｎ中間層を含む。

ソース電極１２５は、ドレイン電極１３０からｄ２からの横方向距離に配設されている。いくつかの実施態様において、横方向距離ｄ２は、５〜５０マイクロメートル、例えば、９〜３０マイクロメートルである。いくつかの実施態様において、横方向距離ｄ１は、１〜５マイクロメートル、例えば、１．５〜３．５マイクロメートルである。いくつかの実施態様において、第３の絶縁材料層１７５の厚さは、０．２〜１マイクロメートル、例えば、０．３５〜０．７５マイクロメートルである。いくつかの実施態様において、横方向距離ｄ４は、１〜８マイクロメートル、例えば、２〜６マイクロメートルである。いくつかの実施態様において、第４の絶縁材料層１９５の厚さは、０．４〜３マイクロメートル、例えば、０．５〜２マイクロメートルである。いくつかの実施態様において、横方向距離ｄ３は、１〜１０マイクロメートル、例えば、２．５〜７．５マイクロメートルである。

図２は、横方向チャネルＨＥＭＴ２００の断面の概略図である。半導体材料１０５、１１０、電極１２５、１３０、１３５、及びビア部材１８０、１８５、１９０に加えて、ＨＥＭＴ２００は、縦方向に層形成されたフィールドプレート構造２０５を含む。フィールドプレート構造２０５は、ゲート接続フィールドプレート１４０及びソース接続フィールドプレート１４５だけでなく、第２のソース接続プレート２１０も含む三重フィールドプレート構造である。第２のソース接続プレート２１０は、ソース電極１２５に電気的に接続されている。第２のソース接続プレート２１０は、ゲート電極１３５、ゲートフィールドプレート１４０、及びソース接続フィールドプレート１４５を覆う。

いくつかの実施態様において、第２のソース接続プレート２１０は、いわゆる「シールドラップ」として機能する。前述のとおり、いくつかのＨＥＭＴは、高動作中の周辺環境との表面電荷の交換に少なくとも部分的に起因して発生すると考えられる寄生ｄｃ−ｒｆ分散の影響を受ける。特に、表面準位が、比較的遅い応答時間で帯電及び放電し、ＨＥＭＴの高周波動作が、影響を受ける。金属シールドラップは、表面準位のシールドを改善すること、及び、表面電荷の交換を防ぐことにより、これらの効果を緩和または除去し得る。いくつかの実施態様において、第２のソース接続プレート２１０は、ＨＥＭＴ２００における電界、例えば、ヘテロ接合１１５と、例えば、ソース接続フィールドプレート１４５の底部ドレイン側端部１７０またはゲート接続フィールドプレート３１０の底部ドレイン側端部３２０との間（図３）の電界のピーク値を低減させるフィールドプレートとして機能する。さらに後述するように、いくつかの実施態様において、第２のソース接続プレート２１０は、さらに、ヘテロ接合１１５の電荷担体を空乏化するように機能する。いくつかの実施態様において、第２のソース接続プレート２１０は、複数の機能を果たし、すなわち、２つ以上のシールドラップとして、フィールドプレートとして、及びヘテロ接合１１５を空乏化するように、機能する。任意の装置における第２のソース接続プレート２１０の特定の機能は、任意のいくつかの様々な幾何学的パラメータ、材料パラメータ、及び動作パラメータの関数となる。ソース接続プレート２１０で１つ以上の役割を実行する可能性があるので、本明細書において、ソース接続プレート２１０は、単に「ソース接続プレート」と呼ばれる。

図示された実施態様において、第２のソース接続プレート２１０は、略長方形の断面をもつ。第２のソース接続プレート２１０は、底部ドレイン側端部２２０を含む。ドレイン側端部２２０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７＋ｄ８に配設されている。いくつかの実施態様において、横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１は、縦方向距離ｄ５＋ｄ６＋ｄ７＋ｄ８の２倍以上である。例えば、横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１は、ｄ５＋ｄ６＋ｄ７＋ｄ８の３倍以上であり得る。ドレイン側端部２２０は、第１の絶縁材料層１５５、第２の絶縁材料層１６５、第３の絶縁材料層１７５、及び第４の絶縁材料層１９５により、第２の半導体材料１１０から縦方向に離間されている。さらに後述するように、第２のソース接続プレート２１０とヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、底部ドレイン側端部２２０において最も大きい。

第２のソース接続プレート２１０は、様々な異なる方法でソース電極１２５に電気的に接続され得る。図示された実施態様において、ソース電極１２５は、ソースビア部材２２５により第２のソース接続プレート２１０に電気的に接続されている。他の実施態様において、ソース電極１２５は、図示された断面の外で第２のソース接続プレート２１０に電気的に接続され得る。

図示された実施態様において、ドレイン１３０は、ビア部材１８５、１９０を経由して他のドレインビア部材２３０に電気的に接続されている。ドレインビア部材２３０は、第４の絶縁材料層１９５を通って、第２のソース接続プレート２１０と同じ縦レベルまで延在し、その結果、ドレイン１３０の延在部として機能する。ビア部材２３０は、第２のソース接続プレート２１０と同じ縦レベルにあるので、第２のソース接続プレート２１０に最も近いドレイン１３０の延在部である。底部ドレイン側端部２２０を含む第２のソース接続プレート２１０の側部は、同じ縦レベルにおいてドレインビア部材２３０から横方向距離ｄ９ぶん離間して配設されている。図示された実施態様において、第２のソース接続プレート２１０及びドレインビア部材２３０は、第５の絶縁材料層２４５により覆われている。第５の絶縁材料層２４５は、第４の絶縁材料層１９５の上面から距離ｄ１０ぶん延在する。

いくつかの実施態様において、ｄ１＋ｄ３＋ｄ４は、５〜３５マイクロメートル、例えば、８〜２６マイクロメートルである。いくつかの実施態様において、横方向距離ｄ９は、１〜１０マイクロメートル、例えば、２〜６マイクロメートルである。いくつかの実施態様において、第２の、第３の、第４の、及び第５の絶縁材料層１６５、１７５、１９５、２４５は、（特定の動作パラメータでの長期動作の後、定常状態に達するように）絶縁材料層１６５、１７５、１９５、２４５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるように調整された、質及び組成をもつ。言い換えると、絶縁材料層１６５、１７５、１９５、２４５の各々の三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、（二次元）ヘテロ接合１１５におけるシート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層１６５、１７５、１９５、２４５における面積あたりの電荷欠陥数は、ヘテロ接合１１５におけるシート担体密度の２０％未満、例えば、１０％未満である。

図３は、横方向チャネルＨＥＭＴ３００の断面の概略図である。半導体材料１０５、１１０、電極１２５、１３０、１３５、及びビア部材１８０、１８５、１９０、２２５、２３０に加えて、ＨＥＭＴ３００は、縦方向に層形成されたフィールドプレート構造３０５を含む。フィールドプレート構造２０５は、ゲート接続フィールドプレート１４０及び第２のソース接続プレート２１０だけでなく、第２のゲート接続フィールドプレート３１０も含む三重フィールドプレート構造である。第２のゲート接続フィールドプレート３１０は、ゲート電極１３５に電気的に接続されている。

図示された実施態様において、第２のゲート接続フィールドプレート３１０は、略長方形の断面をもつ。第２のゲート接続フィールドプレート３１０は、底部ドレイン側端部３２０を含む。ドレイン側端部３２０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７に配設されている。ドレイン側端部３２０は、第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５により、第２の半導体材料１１０から縦方向に離間されている。さらに後述するように、第２の接続フィールドプレート３１０とヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、底部ドレイン側端部３２０において最も大きい。

第２のゲート接続フィールドプレート３１０は、様々な異なる方法で、ゲート電極１３５に電気的に接続され得る。図示された実施態様において、第２のゲート接続フィールドプレート３１０は、ゲートビア部材３２５によりゲート接続フィールドプレート１４０に電気的に接続されている。さらに、ゲート接続フィールドプレート１４０は、図示された断面の外でゲート１２５に接続されている。他の実施態様において、第２のゲート接続フィールドプレート３１０は、図示された断面の外でゲート接続フィールドプレート１４０に電気的に接続され得、及び／または、ゲート電極１３５とゲート接続フィールドプレート１４０とが、図示された断面内で接続され得る。

動作時、ＨＥＭＴ１００、２００、３００などのＨＥＭＴは、それぞれのゲート電極１３５にバイアスを印加することにより、オン状態とオフ状態との間で切り替えられる。一般的に、ＨＥＭＴ１００、２００、３００は、ゲート・ソース間電位差がゼロであるときに導通するデプレッション型装置である。デプレッション型装置をオフ状態に切り替えるため、ゲートが、ソースに対して負にバイアスされる。多くの用途において、例えば、ＨＥＭＴの電力損失が望ましくない程に大きくならない程度に、及び／または、ＨＥＭＴが過度に高温にならない程度に、実用上、ＨＥＭＴのオン抵抗が低いことが望ましい。ＨＥＭＴのオン抵抗を低減させるため、一般に、ソースに対してゲートが正にバイアスされる。

実際には、理論的には過度に大きなゲート・ソース間電位差が、例えば、ＨＥＭＴのオン抵抗をさらに低減させるなどのいくつかの有益な効果をもつとしても、そのような過度に大きなゲート・ソース間電位差を印加することは不可能である。特に、ゲート・ソース間電位差は、ＨＥＭＴの幾何学的パラメータ、材料パラメータ、及び動作パラメータの相互作用により制約される。例えば、過剰なゲート・ソース間電位差は、特定の厚さ及び密度を有する介在材料の劣化及び／または絶縁破壊、第２の半導体層１１０への電子の漏出及び第２の半導体層１１０における捕獲、並びに、第１の絶縁材料層１５５におけるホットエレクトロンの捕獲をもたらし得る。この理由により、ゲート・ソース間電位差の動作範囲は、ある範囲の温度及び他の動作パラメータで、所与の装置に対するある範囲の値に制限される。このゲート・ソース間電位差の動作範囲は、利用可能なゲートスイング振幅と呼ばれる。多くのＧａＮ ＨＥＭＴ装置において、１桁ボルト〜１０ボルト台の大きさの電位差が、ゲート・ソース間に印加される。従って、利用可能なゲートスイング振幅は、一般的に、おおよそ１０ボルト台である。例えば、いくつかのＧａＮ ＨＥＭＴ装置において、利用可能なゲートスイング振幅は、３０ボルト以下、例えば、２０ボルト以下である。デプレッション型ＨＥＭＴにおいて、利用可能なゲートスイング振幅は、負のオフ状態の小さい方の閾値から、正の上限までの範囲である。ゲート・ソース間電位差がゼロであるときにオフ状態にあるエンハンスメント型装置において、利用可能なゲートスイング振幅は、ゼロ電位差である小さい方の閾値から、最大で、正の値である上限までの範囲をとり得る。

対称的に、多くの電力スイッチング用途において、ＨＥＭＴのソース・ドレイン間電位差ΔＶ_ＳＤは、おおよそ１００ボルト台、例えば、５００Ｖ_ＤＣを上回る、例えば、約６５０Ｖ_ＤＣであり得る。このような用途において、印加ゲートスイング振幅がおおよそ１０ボルト台である場合、ソース・ドレイン間電位差の大きさΔＶ_ＳＤとソース・ゲート間電位差の大きさΔＶ_ＳＧとの両方が、ゲート・ソース間電位差の大きさより著しく大きい。これを考慮すると、以下のグラフの概略的な表示は、（現実の装置において）差が存在することになるという事実にもかかわらず、交換可能な端部１７０、３２０である。

図４Ａ、４Ｂは、それぞれ、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間における、ヘテロ接合での電圧及び電界を概略的に表すグラフ４０５、４１０である。ＨＥＭＴの実施態様は、少なくとも二重フィールドプレート構造（例えば、図１）、または、三重以上のフィールドプレート構造（例えば、図２、３）を含む。グラフ４０５、４１０は、電圧及び電界が、限定はされないが、幾何学的パラメータ（例えば、ＨＥＭＴの特徴の数、寸法、及び構成を含む）、材料パラメータ（例えば、材料の誘電率、材料密度、仕事関数、ドーパント濃度、欠陥濃度、表面準位組成、及び表面準位濃度を含む）、並びに、動作パラメータ（例えば、温度、ゲート電圧、及びソース−ドレイン電圧を含む）を含む種々のパラメータの関数であるという点で、非常に概略的な図であることが理解される。さらに、たとえ単一の装置の場合であっても、このようなパラメータは、経時的に、例えば、装置が老朽化するのに伴って、または、動作状態が変化するのに伴って、変化し得る。従って、線の傾き、ピークの大きさ、ピークの数、及び、他の特性は、例えば、特定の装置及び動作条件に応じて異なることとなる。従って、グラフ４０５、４１０は、規範的で例示的な目的のための概略図と解釈されるべきである。

グラフ４０５は、軸４１０及び横座標４１５を含む。軸４１０に沿った縦方向位置は、電圧を表す。横座標４１５に沿った横位置は、ソース・ドレイン間における、ＨＥＭＴのヘテロ接合に沿った横位置を表す。グラフ４２０は、軸４２５及び横座標４３０を含む。軸４２５に沿った縦方向位置は、電界の大きさを表す。横座標４３０に沿った横位置は、ソース・ドレイン間における、ＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標４１５、４３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。

示されたパラメータの下において、ヘテロ接合は、ソースの近傍４２０で実質的に導電性であり、及び、ソース電圧ＶＳに略等しい電圧であることが観測される。そのため、ソースの近傍４２０の電界は、約ゼロである。（ヘテロ接合から電荷担体を局所的に空乏化するようにゲートがバイアスされる）示されたバイアス条件下で、ヘテロ接合の単位長さあたりの電気インピーダンスが、ゲートの近傍で増加し、及び、ゲートの底部ドレイン側端部１５０のほぼ直下で局大値に達する。ゲートの底部ドレイン側端部１５０の近傍での、電荷担体の局所的な空乏化が、電圧変化４２５及び電界の局大値４３０を発生させる。

ゲートによるヘテロ接合からの電荷担体の空乏化は、ドレインに向かって低減する。そのため、単位長さあたりの電位の変化とヘテロ接合の電界との両方が減少する。しかし、（ゲート接続フィールドプレートがさらに配設され、及び、ヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる）例示的なパラメータの下で、ヘテロ接合の単位長さあたりの電気インピーダンスが、同様に増加し、及び、ゲート接続フィールドプレートの底部ドレイン側端部１６０のほぼ直下で局大値に達する。ゲート接続フィールドプレートの近傍での電気インピーダンスの増加は、単位長さあたりの電圧における比較的大きな変化４３５と、電界の局大値４４０とをもたらす。

ゲート接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、ドレインに向かって低減する。そのため、単位長さあたりの電位の変化と、ヘテロ接合の電界との両方が減少する。しかし、（ソース接続フィールドプレートがさらに配設されて、ヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる）例示的なパラメータの下で、ヘテロ接合の単位長さあたりの電気インピーダンスは、同様に増加し、及びソース接続フィールドプレート１４５の底部ドレイン側端部１７０またはゲート接続フィールドプレート３１０の底部ドレイン側端部３２０のほぼ直下で局大値に達する。ソース接続フィールドプレートの近傍での電気インピーダンスの増加は、単位長さあたりの電圧の比較的大きな変化４４５と、電界の局大値４５０とをもたらす。

例示的なパラメータの下において、ソース接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、ドレインに向かって低減する。ヘテロ接合は、ドレインの近傍４５５で実質的に導電性になり、及びドレイン電圧Ｖ_Ｄに略等しい電圧であることが観測される。そのため、ドレインの近傍４５５の電界は、約ゼロである。全ソース・ドレイン間電位差ΔＶ_ＳＤが、ヘテロ接合の横方向長さにわたってサポートされ、ＨＥＭＴがオフ（非導電性）状態である。前述のとおり、図４Ａ、４Ｂは、規範的で例示的な目的のための概略図である。他の動作条件下での他のＨＥＭＴが、追加的またはより少ないピーク、異なる傾きのピーク、及び様々なピークのピーク、並びに、他の特性をもつことを含む他の方法で、ソース・ドレイン間電位差ΔＶ_ＳＤをサポートし得る。

図５Ａ、５Ｂは、それぞれ、オン状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間での、ヘテロ接合での電圧及び電界を概略的に表すグラフ５０５、５１０である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。グラフ５０５、５１０も概略図であり、電圧及び電界は、種々のパラメータの関数であり、並びに、このようなパラメータは、経時的に変化してよい。

グラフ５０５は、軸５１０及び横座標５１５を含む。軸５１０に沿った縦方向位置は、電圧を表す。横座標５１５に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。グラフ５２０は、軸５２５及び横座標５３０を含む。軸５２５に沿った縦方向位置は、電界の大きさを表す。横座標５３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標５１５、５３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。

示された幾何学的パラメータ、材料パラメータ、及び動作パラメータ下でのオン状態において、ヘテロ接合は、導電性であり、ソース及びドレインは、実質的に同じ電圧である。しかし、示されたパラメータの下であっても、ヘテロ接合は、有限の非ゼロの抵抗をもち、ソース電圧及びドレイン電圧は、同一ではない。ヘテロ接合がチャネルの全長にわたって理想的に一様な抵抗率をもつのであれば妥当であるように、例示を目的として、電圧５３５は、わずかだが一様に立ち上がる傾きと、最小だが一様な非ゼロ値の電界５４０とをもって表示される。必ずこうなるわけではない。例えば、ヘテロ接合の有限の抵抗率は、導電性であるとしても、接触電位差、担体密度、欠陥密度、及び／または他のパラメータの局所的な違いに起因して、横位置に応じて様々であってもよい。

他の例として、例えば、ヘテロ接合における担体数が、理想的な導体により導通されることとなる電流と比べて比較的少ない場合、ヘテロ接合における電流は、特定の幾何学的パラメータ、材料パラメータ、及び動作パラメータの下で限定された空間電荷になり得る。比較的大きなソース・ドレイン間電位差ΔＶ_ＳＤ及び電界が生じ得る。例えば、特定のパラメータの下において、所与のドレイン電流レベルに対し、ニー電圧以上（ΔＶ_ＳＤ≧Ｖ_ｋｎｅｅ）で、比較的大きな電界が、ゲート電極の下方でドレインに向けて非空乏領域からさえも横方向に延在する。

いくつかの実施態様において、距離ｄ３（ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０からドレインに向かうフィールドプレート１４５、３１０の横方向の延在部を特徴付ける）は、ドレインに向かうこの比較的大きな電界の横方向の広がり未満である。フィールドプレート１４５、３１０の横方向延在部に対するこのような限定は、フィールドプレート１４５、３１０とヘテロ接合１１５との間に発生する電界を低減し得る。特に、ソース接続フィールドプレート１４５については、全ソース・ドレイン間電位差ΔＶ_ＳＤが、長さｄ３に沿った第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５の部分の全体でサポートされるわけではないこととなる。ゲート接続フィールドプレート３１０については、全ゲート・ドレイン間電位差は、長さｄ３に沿った第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５の部分の全体でサポートされるわけではないこととなる。この領域における電界を低減させることにより、ＨＥＭＴの絶縁破壊電圧と寿命とが、改善され得る。

従って、前述のとおり、図５Ａ、５Ｂも、規範的で例示的な目的のための概略図である。軸５１０に沿った電圧５３５の縦方向位置は、ＨＥＭＴの配置、例えば、ＨＥＭＴが負荷の高い側に配置されるか低い側に配置されるかに応じて決まることとなる。

図６Ａ、６Ｂは、それぞれ、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフ６０５、６２０である。グラフ６０５、６２０は、規範的で例示的な目的のために示された、非常に概略的な図である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。

グラフ６０５は、軸６１０及び横座標６１５を含む。軸６１０に沿った縦方向位置は、電圧を表す。横座標６１５に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。グラフ６２０は、軸６２５及び横座標６３０を含む。軸６２５に沿った縦方向位置は、電界の大きさを表す。横座標６３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標６１５、６３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。

オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶ_ＳＤがサポートされる。しかし、ＨＥＭＴの幾何学的パラメータ、材料パラメータ、及び動作パラメータに応じて、電荷担体の局所的な空乏化の程度が異なり得る。これに対応して、ソース・ドレイン間電位差ΔＶ_ＳＤが変化するので、底部ドレイン側端部１５０の近傍での電圧変化４２５及び局大値４３０、底部ドレイン側端部１６０の近傍での電圧変化４３５及び局大値４４０、並びに、底部ドレイン側端部１７０、３２０の近傍での電圧変化４４５及び局大値４５０も異なり得る。

グラフ６０５、６２０は、非常に概略的な図であるが、ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０は、グラフ６２０に表示されたより大きなソース・ドレイン間電位差ΔＶ_ＳＤで、飽和し始めることに留意されたい。言い換えると、比較的小さなソース・ドレイン間電位差ΔＶ_ＳＤで（例えば、ＶＤ１未満及びＶＤ１とＶＤ２との間のドレイン電圧で）、ソース・ドレイン間電位差ΔＶ_ＳＤの増加は、また、ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０の増加をもたらす。対称的に、比較的大きなソース・ドレイン間電位差ΔＶ_ＳＤ（例えば、ＶＤ３とＶＤ４との間のドレイン電圧）において、ソース・ドレイン間電位差ΔＶ_ＳＤの増加が、ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０において、より小さな増加または増加しないことさえもたらす。ドレイン電位の増加に伴う電界の局大値４３０における漸増的な変化のこの飽和または「頭打ち」は、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電荷担体の完全な空乏化に対応する。

いくつかの実施態様において、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内の一般的な動作条件でゲート端部電界の漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質が調整され得る。例えば、ゲートスイング振幅の絶対値より大きな、ソースに対するドレイン電位で、ゲート端部電界の漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質が調整され得る。従って、ゲートスイング振幅を規定する幾何学的性質及び材料の性質の少なくともいくつかは、ゲート端部電界の漸増の頭打ちに関連し、それ自体が、その同じ幾何学的性質及び材料の性質の少なくともいくつかの相互作用によって部分的に規定される。この方法で幾何学的性質及び材料の性質を調整することにより、ゲート１３５のドレイン側端部１５０の近傍のチャネルにおける最大の電界が制限され得、従って、半導体材料１０５及び／または１１０における中央深くのイオン化を低減または防止する。これは、関連する分散または崩壊効果を低減または防止さえもたらし、及び、半導体材料１０５及び／または１１０においてなだれ降伏が発生する可能性を低減または除去する。

他の例として、いくつかの実施態様において、ＨＥＭＴの幾何学的性質及び材料の性質は、ゲートスイング振幅の絶対値の２倍より大きな、ソースに対するドレイン電位、例えば、ゲートスイング振幅の絶対値の２〜５倍またはゲートスイング振幅の絶対値の３〜４倍において、その同じ動作条件の場合におけるゲート端部電界の漸増が頭打ちとなるように調整され得る。このような幾何学的性質及び材料の性質をこの方法で調整することにより、上記の利益が、さらに達成されやすい。

図７は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位ＶＤ４、ＶＤ５、ＶＤ６、ＶＤ７の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフ７２０である。グラフ７２０は、規範的で例示的な目的のために示された非常に概略的な図である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。

グラフ７２０は、軸７２５及び横座標７３０を含む。軸７２５に沿った縦方向位置は、電界の大きさを表す。横座標７３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標７３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。

オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶ_ＳＤがサポートされる。しかし、ＨＥＭＴの幾何学的パラメータ、材料パラメータ、及び動作パラメータに応じて、電荷担体の局所的な空乏化の程度が異なり得る。

グラフ７２０は、非常に概略的な図であるが、次のことに留意されたい：
−ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０は、図示されたソース・ドレイン間電位差ΔＶ_ＳＤのすべてにおいて飽和する。及び
−ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０は、グラフ７２０に示された、より大きなソース・ドレイン間電位差ΔＶ_ＳＤで飽和し始める。

言い換えると、比較的小さなソース・ドレイン間電位差ΔＶ_ＳＤで（例えば、ＶＤ４未満及びＶＤ４とＶＤ５との間のドレイン電圧で）、ソース・ドレイン間電位差ΔＶ_ＳＤの増加は、また、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０の増加をもたらす。対称的に、比較的大きなソース・ドレイン間電位差ΔＶ_ＳＤで（例えば、ＶＤ６とＶＤ７との間のドレイン電圧で）、ソース・ドレイン間電位差ΔＶ_ＳＤの増加が、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０のより小さな増加または増加しないことをもたらす。ドレイン電位の増加に伴う電界の局大値４４０における漸増的な変化のこの飽和または「頭打ち」は、底部ドレイン側端部１７０、３２０のそれぞれの近傍での電荷担体の完全な空乏化に対応する。

いくつかの実施態様において、一般的な動作条件、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内で、ゲート端部電界の漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位より大きなドレイン電位においてゲート接続フィールドプレートの漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。例えば、この電位差は、ゲート端部電界の漸増が頭打ちとなるドレイン電位の２倍より大きな電位差、例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位の３〜５倍の電位差であり得る。従って、ゲート端部電界の漸増の頭打ちを規定する幾何学的性質及び材料の性質の少なくともいくつかが、ゲート接続フィールドプレートの漸増の頭打ちに関連し、それ自体が、その同じ幾何学的性質及び材料の性質の少なくともいくつかの相互作用によって部分的に規定される。幾何学的性質及び材料の性質をこの方法で調整することにより、ゲート接続フィールドプレート１４０のドレイン側端部１６０の近傍のチャネルにおける最大の電界が制限され得、従って、半導体材料１０５及び／または１１０における中央深くのイオン化を低減または防止する。これは、関連する分散または崩壊効果を低減または防止さえもたらし、半導体材料１０５及び／または１１０においてなだれ降伏が発生する可能性を低減または除去する。

他の例として、いくつかの実施態様において、ゲート端部電界の漸増が頭打ちとなるドレイン電位の２．５倍より大きな、例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位の５倍、または、ゲート端部電界の漸増が頭打ちとなるドレイン電位の１０倍にもなる、ソースに対するドレイン電位で、ゲート接続フィールドプレートの漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。幾何学的性質及び材料の性質をこの方法で調整することにより、上記の利益がさらに達成されやすい。

図８は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位ＶＤ４、ＶＤ５、ＶＤ６、ＶＤ７の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間における、ヘテロ接合での電界を概略的に表すグラフ８２０である。グラフ７２０は、規範的で例示的な目的のために示された、非常に概略的な図である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。

グラフ８２０は、軸８２５及び横座標８３０を含む。軸８２５に沿った縦方向位置は、電界の大きさを表す。横座標８３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標８３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。

オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶ_ＳＤがサポートされる。しかし、グラフ８２０は、非常に概略的な図であるが、より大きなソース・ドレイン間電位差ΔＶ_ＳＤにおいてゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０が飽和し始めるまで、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０からドレインに向かって横方向に延在する電界が、底部ドレイン側端部１７０、３２０からソースに向けて横方向に延在する電界に達しないことに留意されたい。言い換えると、比較的小さなソース・ドレイン間電位差ΔＶ_ＳＤで（例えば、ＶＤ４未満、及びＶＤ４とＶＤ５との間のドレイン電圧で）、ヘテロ接合の一部８０５が実質的に導電性のまま残り、及び、一部８０５における電界が約ゼロである。対称的に、比較的大きなソース・ドレイン間電位差ΔＶ_ＳＤで（例えば、ＶＤ６とＶＤ７との間の、及びＶＤ７より大きなドレイン電圧で）、ドレイン側端部１６０及びドレイン側端部１７０、３２０の重なりから発生する局所的な空乏化（及び、付随する電界）、並びに、一部８０５の伝導率が低減される。

（一般的な動作条件の場合において）ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０が飽和し始めるまで、ヘテロ接合の一部８０５が、ソース・ドレイン間電位差ΔＶ_ＳＤの増加に伴って、実質的に導電性のまま残るように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。このような動作条件の一例は、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内である。幾何学的性質及び材料の性質を調整することにより、ゲート接続フィールドプレート１４０のドレイン側端部１６０の近傍でのチャネルにおける最大の電界は、制限され得、従って、半導体材料１０５及び／または１１０における中央深くのイオン化を低減または防止する。

図９は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間における、ヘテロ接合での電界を概略的に表すグラフ９２０である。グラフ９２０は、規範的で例示的な目的のために示された、非常に概略的な図である。ＨＥＭＴの実施態様は、三重以上のフィールドプレート構造（例えば、図２、３）を含む。

グラフ９２０は、軸９２５及び横座標９３０を含む。軸９２５に沿った縦方向位置は、電界の大きさを表す。横座標９３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標９３０に沿った横位置は、例示を目的として、ＨＥＭＴ２００、３００（図２、３）の端部１５０、１６０、１７０、３２０、２２０に対応する。

オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶ_ＳＤがサポートされる。例示的なパラメータの下において、第２のソース接続プレート２１０の底部ドレイン側端部２２０は、さらに、ヘテロ接合から電荷担体を空乏化し、及びドレインの近傍４５５で電界を発生させる。従って、（一般的な動作条件の場合において）ヘテロ接合と第２のソース接続プレート２１０との間の縦方向の電圧差に起因して、ドレインの近傍４５５のヘテロ接合の一部が空乏化するように、ＨＥＭＴの幾何学的性質及び材料の性質が調整され得る。このような動作条件の一例は、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内である。

幾何学的性質及び材料の性質をこの方法で調整することにより、装置がオフ状態にある間に、ヘテロ接合と第２のソース接続プレート２１０との間の電位差が、及び、その結果として電界が、低減し得る。特に、ソース・ドレイン間電位差ΔＶ_ＳＤの一部が、ドレインの近傍４５５でヘテロ接合１１５に沿って減少するので、全ソース・ドレイン間電位差ΔＶ_ＳＤが、第２のソース接続プレート２１０と第２のソース接続プレート２１０の下方にあるヘテロ接合１１５の一部との間に印加されるわけではない。その代わり、例えば、介在する絶縁材料（単数または複数）への電荷注入の可能性及び／または絶縁破壊を低減させるような、より小さな電位差が存在する。

いくつかの実施態様において、ＨＥＭＴは、少なくとも短期間にわたって、ヘテロ接合と第２のソース接続プレート２１０との間で、少なくとも最大の指定されたソース・ドレイン間電位差ΔＶ_ＳＤで動作するように調整される幾何学的性質及び材料の性質をもつ。特に、ＨＥＭＴが、オフ状態において、それらの動作寿命の比較的大きなパーセントを消費する可能性があるが、切り替え中、最大の動作上のソース・ドレイン間電位差ΔＶ_ＳＤに近い電位が、過渡的にヘテロ接合と第２のソース接続プレート２１０との間に現れる。どのような理論にも縛られる意図はないが、ヘテロ接合での空乏化及び（再）蓄積過程は、ヘテロ接合の横方向長さの全体に沿って一様には発生しない可能性があると考えられる。例えば、オフ状態とオン状態との間の切り替えの場面において、ドレインの近傍４５５のヘテロ接合１１５の一部が、ヘテロ接合１１５の他の部分より高速に電荷を（再）蓄積し得る。この場合、ヘテロ接合１１５の他の部分より前に、ドレインの近傍４５５のヘテロ接合が導電性になり得る。この過渡状態の間、ドレイン電圧Ｖ_Ｄは、近傍４５５内に広がり得、及び、全ソース・ドレイン間電位差ΔＶ_ＳＤが、第２のソース接続プレート２１０とヘテロ接合１１５のうちの下方にある部分との間でサポートされることとなる。

いくつかの実施態様が説明されてきた。しかし、様々な変更が適用されることが理解される。例えば、図示された実施態様は、すべて、横方向チャネルＨＥＭＴであるが、縦方向ヘテロ接合が形成され得るのであれば、同じ技術が、縦方向チャネルＨＥＭＴに適用され得る。従って、他の実施態様が、付属の請求項の範囲内にある。

Claims (23)

1. ＨＥＭＴであって、前記ＨＥＭＴが、
   二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料；
   ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設されており、前記ゲート電極がドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極；
   前記ゲート電極の前記ドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在したゲート接続フィールドプレート；及び
   前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第２のフィールドプレート；
   を備え、
   前記ＨＥＭＴが次のように構成されており、すなわち、
   ａ）前記ＨＥＭＴのオフ状態において、及び、
   ｂ）ゲートスイング振幅の絶対値を上回る前記ソース電極と前記ドレイン電極との間の電位差で、
   前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化するように、前記ＨＥＭＴが構成されており、および、電荷担体の前記空乏化が、前記ゲートスイング振幅の前記絶対値を上回る前記ソース電極と前記ドレイン電極との間の前記電位差において、前記ゲート電極の前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させるように、前記ＨＥＭＴが構成されており、
   前記ＨＥＭＴの前記オフ状態において、
   前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートの前記ドレイン側端部からドレイン側に向かって広がっていることと、
   前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース側に向かって広がっていることと、
   前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ、前記第２の電界と重なることと、
   がなされるように、前記ＨＥＭＴが構成されている、
   ＨＥＭＴ。
2. 前記電荷担体が、前記ゲートスイング振幅の前記絶対値の２〜５倍の前記ソース電極と前記ドレイン電極との間の電位差で、前記ゲート接続フィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から空乏化する、
   請求項１のＨＥＭＴ。
3. 電荷担体が、前記ゲートスイング振幅の前記絶対値の３〜４倍の前記ソース電極と前記ドレイン電極との間の電位差で空乏化する、
   請求項１のＨＥＭＴ。
4. ａ）前記ＨＥＭＴの前記オフ状態において、及び、
   ｂ）前記ゲート接続フィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差で、
   電荷担体が、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から空乏化し、電荷担体の前記空乏化が、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させる、
   請求項１のＨＥＭＴ。
5. 前記第２のフィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差が、前記ゲート接続フィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差の３〜５倍である、
   請求項４のＨＥＭＴ。
6. 前記第２のフィールドプレートの前記ドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第３のフィールドプレート、
   をさらに備える、
   請求項１のＨＥＭＴ。
7. ａ）前記ＨＥＭＴの前記オフ状態において、及び、
   ｂ）前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差で、
   前記ドレイン電極の近傍における前記ヘテロ接合の一部が、前記ヘテロ接合と前記第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する、
   請求項６のＨＥＭＴ。
8. 前記第３のフィールドプレートが、ソース接続フィールドプレートである、
   請求項６のＨＥＭＴ。
9. 前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ、前記第２の電界と重なる、
   請求項１のＨＥＭＴ。
10. 前記ＨＥＭＴが、前記第１および第２の半導体材料の上方の１つ以上の絶縁材料層を含み；
    シート担体密度が、前記ヘテロ接合で発生し；及び、
    特定の動作パラメータでの長期動作の後、定常状態に達した後、前記絶縁材料層における単位面積あたりの電荷欠陥数が、前記シート担体密度未満である、
    請求項１のＨＥＭＴ。
11. 前記絶縁材料層における単位面積あたりの前記電荷欠陥数が、前記シート担体密度の１０％未満である、
    請求項１０のＨＥＭＴ。
12. 前記第１および第２の半導体材料が、それぞれ、ＧａＮ及びＡｌＧａＮである、
    請求項１のＨＥＭＴ。
13. 前記ゲート電極が、アルミニウム窒化ケイ素層により前記第２の半導体材料から離間されている、
    請求項１２のＨＥＭＴ。
14. ＨＥＭＴであって、前記ＨＥＭＴが、
    二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料；
    ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が、前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設され、前記ゲート電極がドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極；
    前記ゲート電極のドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在したゲート接続フィールドプレート；及び
    前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第２のフィールドプレート、
    を備え、
    前記ＨＥＭＴのオフ状態においてａ）とｂ）とｃ）とがなされる、すなわち、
    ａ）前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン側に向かって広がっていることと、
    ｂ）前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース側に向かって広がっていることと、
    ｃ）前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差でのみ前記第２の電界と重なることと、
    がなされるように前記ＨＥＭＴが構成されている、
    ＨＥＭＴ。
15. 前記第２のフィールドプレートのドレイン側端部の上方に配設されて前記ドレイン電極に向けて横方向に延在した第３のフィールドプレートをさらに備える、
    請求項１４のＨＥＭＴ。
16. ａ）前記ＨＥＭＴの前記オフ状態において、及び、
    ｂ）前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソース電極と前記ドレイン電極との間の電位差を上回る前記ソース電極と前記ドレイン電極との間の電位差で、
    前記ドレイン電極の近傍における前記ヘテロ接合の一部が、前記ヘテロ接合と前記第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する、
    請求項１５のＨＥＭＴ。
17. 基板；
    前記基板上方に配設された第１の活性層；
    第２の活性層であって、前記第１の活性層と前記第２の活性層との間に横方向導電チャネルが発生するように前記第１の活性層上に配設された、前記第２の活性層；
    前記第２の活性層上方に配設されたソース電極、及び、前記第２の活性層上方に配設されたドレイン電極；
    前記第２の活性層上方に配設された第１のパッシベーション層；
    前記第１のパッシベーション層上方に配設されたゲート電極；
    前記ゲート電極上方に配設された第２のパッシベーション層；
    前記ドレイン電極に最も近い前記ゲート電極の端部を越えて第１の距離だけ延在したゲートフィールドプレートであって、前記ゲートフィールドプレートが、前記第２のパッシベーション層上に配設された第１の金属パターンにより画定され、前記第１の金属パターンが、前記ゲート電極全体の上方で横方向に延在している、前記ゲートフィールドプレート；
    前記ゲートフィールドプレート上方に配設された第３のパッシベーション層；及び
    前記第３のパッシベーション層上に配設された第２の金属パターンにより画定されたソースフィールドプレートである第２のフィールドプレート、
    を備え、
    前記第２のフィールドプレートが、前記ソース電極に電気的に接続され、
    前記第２のフィールドプレートが、前記第１の金属パターン全体の上方において横方向に延在し、かつ、前記ドレイン電極に最も近い前記第１の金属パターン及び前記ゲートフィールドプレートの端部を越えて第２の距離ぶん横方向に延在し、
    前記第２の金属パターン及び前記第２のフィールドプレートの端部が、前記第２のフィールドプレートに隣接した前記ドレイン電極の第１の延在部から第３の距離ぶん離間しており、
    閾値を上回る利用可能なゲートスイング振幅の絶対値より大きな第１のドレインバイアスに対して前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、ゲート端部電界の漸増が頭打ちとなるように、前記第１の距離が選択され、
    前記第１のドレインバイアスが、前記閾値を上回る前記利用可能なゲートスイング振幅の前記絶対値より約２〜５倍大きい、
    半導体装置。
18. 前記第２の金属パターン上方に配設された第４のパッシベーション層；及び、
    前記第４のパッシベーション層上に配設された第３の金属パターンにより画定されたシールドラップ、をさらに備え、
    前記第３の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第３の金属パターンに隣接した前記ドレイン電極の第２の延在部から第４の距離に、前記第３の金属パターンが端部をもつように、前記横方向導電チャネルの大部分の上方で横方向に延在している、
    請求項１７の半導体装置。
19. 前記第３の金属パターンと前記ドレイン電極の前記第２の延在部との間の端部から端部までの距離が、２〜６マイクロメートルであり；及び
    前記第４のパッシベーション層の厚さが、０．５〜２マイクロメートルである、
    請求項１８の半導体装置。
20. 前記第２の距離は、前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、前記ゲートフィールドプレートにより提供されたゲート端部電界の頭打ちバイアスより大きな第２のドレインバイアスに対して、前記ゲートフィールドプレートの端部電界への頭打ちをもたらすのに十分である、
    請求項１７の半導体装置。
21. 前記第２のドレインバイアスが、前記第１のドレインバイアスより約２．５〜１０倍大きい、
    請求項２０の半導体装置。
22. 少なくとも、前記ドレイン電極の端部に最も近い前記第２の金属パターンの端部下方で前記横方向導電チャネルが縦方向にピンチオフ状態になる前に、前記第２の金属パターン下方の横方向空乏延在部が、前記第２の金属パターンの前記端部に決して達しない程度に、前記第２の距離が十分に長い、
    請求項１７の半導体装置。
23. 前記第１の距離が、１．５〜３．５マイクロメートルであり；
    前記第２の距離が、２．５〜７．５マイクロメートルであり；
    前記第３の距離が、２〜６マイクロメートルであり；
    前記ゲート電極と前記ドレイン電極との間の端部から端部までの距離が、８〜２６マイクロメートルであり；及び
    前記第３のパッシベーション層の厚さが、０．３５〜０．７５マイクロメートルである、
    請求項１７の半導体装置。

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