KR102390898B1 - 고속-전자-이동 트랜지스터들 - Google Patents
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Abstract
필드 플레이트들을 포함하는 고속-전자-이동 트랜지스터들이 설명된다. 제1 구현에서, HEMT는 2-차원 전자 가스가 발생하는 이종접합부를 형성하도록 배치된 제1 반도체 물질 및 제2 반도체 물질, 소스 전극, 드레인 전극, 및 게이트 전극들을 포함한다. 게이트 전극들은 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 상기 이종접합부 내 도전을 조절한다. 게이트는 드레인-측 에지를 갖는다. 게이트-연결 필드 플레이트는 상기 게이트 전극의 드레인-측 에지 상에 배치되고 상기 드레인을 향하여 측방향으로 연장된다. 제2 필드 플레이트는 상기 게이트-연결 필드 플레이트의 드레인-측 에지 상에 배치되고 상기 드레인을 향하여 측방향으로 연장된다.
Description
본 출원은 2013년 12월 27일에 출원된 미국 임시 특허 출원 일련 번호 제61/921,140호에 대한 우선권의 이익을 주장하고, 상기 출원은 전체로서 본원에 참조 병합된다.
본 명세서는 고속-전자-이동 트랜지스터들에 관한 것으로, 더욱 구체적으로 고속-전자-이동 트랜지스터들의 필드 플레이트들(field plates) 및 다른 구성요소들의 설계에 관한 것이다.
이종접합구조 전계 효과 트랜지스터들(heterostructure field effect transistors, HFETs)로도 알려진, 고속-전자-이동 트랜지스터들(HEMTs)은, 트랜지스터 채널로 작용하는 이종접합(heterojunction)을 포함하는 전계-효과 트랜지스터들이다. HEMT들에서, 이종접합 채널 내 "2-차원 전자 가스"의 도통은 게이트에 의해 조절된다.
1970 년대 후반의 발명 및 예를 들어 밀리미터 파형 스위칭과 같은 응용분야들에서의 HEMT들의 상업적 성공에도 불구하고, 예를 들어 전력 전자분야에서의 갈륨 나이트라이드-기반 HEMT들과 같은, 일부 HEMT들의 상업적 발전은 원하는 것보다 느리게 이루어지고 있다.
필드 플레이트들은 반도체 소자들 내 전기장들의 프로파일을 수정하는데 흔히 사용되어 온 도전성 요소들이다. 일반적으로, 필드 플레이트들은 반도체 소자들 내 전기장들의 피크 값들을 줄이도록 설계되고, 그에 따라 필드 플레이트들을 포함하는 장치들의 브레이크다운 전압들 및 수명들을 향상시킨다.
HEMT들(예를 들어, 갈륨 나이트라이드-기반 HEMT들)에서, 필드 플레이트들은 또한 "DC-to-RF 분산" 또는 "드레인 전류-붕괴"로 흔히 지칭되는 기생 효과를 감소시키는 것으로 여겨진다. 상대적으로 높은 주파수(예를 들어, 무선 주파수) 동작 동안, 이 기생 효과에 시달리는 장치들은 직류(DC) 동작 동안 도달된 드레인 전류 레벨들보다 낮은 드레인 전류 레벨들에 도달한다. 상기 기생 효과는 계면 상태들의 상대적으로 느린 응답 시간들로 인한 것으로 여겨진다.
HEMT들 내 필드 플레이트들의 길이에 대한 실험적인 연구가 진행되어왔다. 예를 들어, 연구자들은, 일부 HEMT 장치들에서, 브레이크다운 전압이 게이트-연결된 필드 플레이트들이 드레인을 향하여 일정한 거리로 연장된 이후 최대값에 접근(즉, "포화")함을 설명하였다. 포화 길이를 넘어 드레인을 향하는 게이터-연결된 필드 플레이트들의 추가 연장은 브레이크다운 전압의 개선을 가져다 주지 않거나 거의 가져다 주지 않는다. 게이트의 입력 캐패시턴스는 게이트-연결된 필드 플레이트의 드레인과의 근접도에 따라 증가하기 때문에, 포화 길이에 도달하면 드레인들을 향하는 게이트-연결된 필드 플레이트들의 연장을 제한할 것이 권장되고 있다.
필드 플레이트들을 포함하는 고속-전자-이동 트랜지스터들이 설명된다.
제1 구현에서, HEMT는 2-차원 전자 가스가 발생하는 이종접합부를 형성하도록 배치된 제1 반도체 물질 및 제2 반도체 물질, 소스 전극, 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 상기 이종접합부 내 도전을 조절하고 드레인-측 에지를 갖는 게이트 전극, 상기 게이트 전극의 드레인-측 에지 상에 배치되고 상기 드레인을 향하여 측방향으로 연장되는 게이트-연결 필드 플레이트, 및 상기 게이트-연결 필드 플레이트의 드레인-측 에지 상에 배치되고 상기 드레인을 향하여 측방향으로 연장되는 제2 필드 플레이트를 포함한다.
제2 구현에서 HEMT는 2-차원 전자 가스가 발생하는 이종접합부를 형성하도록 배치된 제1 반도체 물질 및 제2 반도체 물질, 소스 전극, 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 상기 이종접합부 내 도전을 조절하고 드레인-측 에지를 갖는 게이트 전극, 상기 게이트 전극의 드레인-측 에지 상에 배치되고 상기 드레인을 향하여 측방향으로 연장되는 게이트-연결 필드 플레이트, 및 상기 게이트-연결 필드 플레이트의 드레인-측 에지 상에 배치되고 상기 드레인을 향하여 측방향으로 연장되는 제2 필드 플레이트를 포함한다. OFF 상태에서 상기 이종접합부 내 제1 전기장은 상기 게이트-연결 필드 플레이트의 드레인-측 에지로부터 드레인-향으로(drain-ward) 연장되고, 상기 이종접합부 내 제2 전기장은 상기 제2 필드 플레이트의 드레인-측 에지로부터 소스-향으로(source-ward) 연장되고, 상기 제1 전기장은, 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서만, 상기 제2 전기장과 우선하여(first) 중첩된다.
제3 구현에서, 반도체 장치는 기판, 상기 기판 상에 배치된 제1 활성층, 상기 제1 활성층 상에 배치된 제2 활성층으로서, 측방향 도전성 채널이 상기 제1 활성층과 상기 제2 활성층 사이에서 발생하도록 배치된, 제2 활성층, 소스 및 드레인 전극, 상기 제2 활성층 상으로 배치된 제1 패시베이션 층, 상기 제1 패시베이션 층 상으로 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 제2 패시베이션 층, 상기 드레인 전극에 가장 가까운 상기 게이트 전극의 에지를 넘어 제1 거리로 연장되는 게이트 필드 플레이트, 상기 제1 금속 패턴 상으로 배치된 제3 패시베이션 층, 및 상기 소스 전극 및 상기 게이트 전극 중 하나와 전기적으로 연결되고 상기 드레인 전극에 가장 가까운 상기 게이트 필드 플레이트의 에지를 넘어 제2 거리로 연장되는 제2 필드 플레이트를 포함한다. 상기 제2 필드 플레이트의 에지는 상기 제2 필드 플레이트와 인접한 상기 드레인 전극의 제1 연장부로부터 제3 거리만큼 분리된다. 상기 제1 거리는, 더 낮은 임계치를 넘는 이용가능 게이트 변동 진폭의 절대값보다 큰 제1 드레인 바이어스에 대하여 상기 게이트 전극 아래의 상기 측방향 도전성 채널의 부분이 핀치 오프(pinched off)되는 경우, 게이트 에지 필드 증가가 컷 오프(cut off) 되도록 선택된다.
상기 제1, 제2, 및 제3 구현들은 이하의 특징들 중 하나 이상을 포함할 수 있다.
OFF 상태에서 그리고 게이트 변동 진폭의 절대값을 초과하는 상기 소스와 상기 드레인 사이의 전위차에서, 전하 캐리어들은 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되고, 전하 캐리어들의 상기 공핍은 상기 게이트 전극의 상기 드레인-측 에지의 근방에서 상기 이종접합부 내 측방향 전기장을 포화시키는데 효과적이다. 상기 전하 캐리어들은 상기 게이트 변동 진폭의 절대값의 2 내지 5배 사이의 상기 소스와 상기 드레인 사이의 전위차에서 공핍될 수 있다. 예를 들어, 상기 전하 캐리어들은 상기 게이트 변동 진폭의 절대값의 3 내지 4배 사이의 상기 소스와 상기 드레인 사이의 전위차에서 공핍된다.
OFF 상태에서 그리고 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차에서, 전하 캐리어들은 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되고, 전하 캐리어들의 상기 공핍은 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부 내 측방향 전기장을 포화시키는데 효과적이다. 예를 들어, 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 전위차는, 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 전위차의 3 내지 5배이다. 예를 들어, 상기 OFF 상태에서: 상기 이종접합부 내 제1 전기장은 상기 게이트-연결 필드 플레이트의 드레인-측 에지로부터 드레인-향으로(drain-ward) 연장되고, 상기 이종접합부 내 제2 전기장은 상기 제2 필드 플레이트의 드레인-측 에지로부터 소스-향으로(source-ward) 연장되고, 상기 제1 전기장은, 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서만, 상기 제2 전기장과 우선하여(first) 중첩된다.
HEMT 또는 반도체 장치는 상기 제2 필드 플레이트의 드레인-측 에지 위에 배치되고 상기 드레인을 향하여 측방향으로 연장되는 제3 필드 플레이트를 더 포함할 수 있다. 상기 OFF 상태에서 그리고 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서, 상기 드레인의 근방에서 상기 이종접합부의 부분은 상기 이종접합부와 상기 제3 필드 플레이트 사이의 수직-방위 전압차(vertically-oriented voltage difference)로 인하여 공핍된다. 상기 제3 필드 플레이트는 소스-연결 필드 플레이트일 수 있다.
HEMT 또는 반도체 장치의 경우, 상기 OFF 상태에서: 상기 이종접합부 내 제1 전기장은 상기 게이트-연결 필드 플레이트의 드레인-측 에지로부터 드레인-향으로(drain-ward) 연장되고, 상기 이종접합부 내 제2 전기장은 상기 제2 필드 플레이트의 드레인-측 에지로부터 소스-향으로(source-ward) 연장되고, 상기 제1 전기장은, 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서만, 상기 제2 전기장과 우선하여(first) 중첩된다. 상기 제1 전기장은, 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서, 상기 소스와 상기 드레인 사이의 전위차들에서만, 상기 제2 전기장과 우선하여(first) 중첩될 수 있다.
HEMT 또는 반도체 장치는 상기 제1 및 제2 반도체 물질 위에 절연 물질의 층을 하나 이상 포함할 수 있고, 시트 캐리어 밀도는 상기 이종접합부에서 일어날 수 잇다. 특정 동작 파라미터들에서 연장된 동작 후 정상 상태에 도달한 이후, 상기 절연 물질의 상기 층들 내 면적 당 전하 결함들의 개수는 상기 시트 캐리어 밀도보다 작다. 예를 들어, 상기 절연 물질의 상기 층들 내 면적 당 전하 결함들의 개수는 상기 시트 캐리어 밀도의 10% 보다 작을 수 있다.
HEMT 또는 반도체 장치는 GaN 및 AlGaN을 포함할 수 있다. HEMT 또는 반도체 장치는 상기 게이트 전극을 상기 제2 반도체 물질로부터 고립시키는 알루미늄 실리콘 나이트라이드 층을 포함할 수 있다.
HEMT 또는 반도체 장치의 경우, 상기 OFF 상태에서 그리고 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서, 상기 드레인의 근방에서 상기 이종접합부의 부분은 상기 이종접합부와 상기 제3 필드 플레이트 사이의 수직-방위 전압차(vertically-oriented voltage difference)로 인하여 공핍된다.
HEMT 또는 반도체 장치의 경우, 상기 OFF 상태에서, 상기 소스 및 드레인 전극은 상기 제2 활성층 상으로 배치될 수 있다. 게이트 필드 플레이트는 상기 제2 패시베이션 층 상에 배치된 제1 금속 패턴에 의해 한정될 수 있고, 상기 제1 금속 패턴은 상기 게이트 전극 모두 상에서 측방향으로 연장된다. 제2 필드 플레이트는 상기 제3 패시베이션 층 상에 배치된 제2 금속 패턴에 의해 한정될 수 있다. 제2 금속 패턴은 상기 소스 전극에 전기적으로 연결되고 상기 제1 금속 패턴 모두 상에서 측방향으로 연장되며 상기 드레인 전극에 가장 가까운 상기 제1 금속 패턴의 에지를 넘어 상기 제2 거리로 연장될 수 있다. 상기 제2 금속 패턴의 에지는 상기 제2 금속 패턴에 인접한 상기 드레인 전극의 상기 제1 연장부로부터 상기 제3 거리만큼 분리될 수 있다.
HEMT 또는 반도체 장치는 상기 제2 금속 패턴 상으로 배치된 제4 패시베이션 층, 상기 제4 패시베이션 층 상으로 배치된 제3 금속 패턴에 의해 한정되는 쉴드 랩(shield wrap)을 포함할 수 있다. 상기 제3 금속 패턴은 상기 소스 전극에 전기적으로 연결되고 상기 측방향 도전성 채널의 대부분 상에서 측방향으로 연장되어, 상기 제3 금속 패턴은 상기 제3 금속 패턴과 인접하는 상기 드레인 전극의 제2 연장부로부터 제3 거리인 에지를 가질 수 있다. 상기 제3 전극 패턴과 상기 드레인 전극의 상기 제2 연장부 사이의 에지-대-에지 거리는 2 내지 6 마이크론일 수 있다. 상기 제4 패시베이션 층의 두께는 0.5 내지 2 마이크론일 수 있다. 상기 제1 드레인 바이어스는 임계치를 넘는 상기 이용가능 게이트 변동 진폭의 절대값보다 약 2 내지 5배 더 클 수 있다. 상기 제2 거리는, 상기 게이트 전극 아래의 상기 측방향 도전 채널의 부분이 핀치 오프(pinched off)되는 경우 상기 게이트 필드 플레이트에 의해 제공되는 게이트 에지 필드의 컷-오프 바이어스(cut-off bias)보다 더 큰 제2 드레인 바이어스에 대한 상기 게이트 필드 플레이트의 에지 필드에 대한 컷-오프를 제공하기에 충분할 수 있다. 예를 들어, 상기 제2 드레인 바이어스는 상기 제1 드레인 바이어스보다 2.5 내지 10배 더 클 수 있다. 상기 제2 거리는 적어도, 상기 드레인 에지에 가장 가까운 상기 제2 금속 패턴의 상기 에지 아래에서 상기 측방향 도전 채널이 수직으로 핀치 오프되기 이전에 상기 제2 금속 패턴 아래의 측방향 공핍 연장부가 상기 제2 금속 패턴의 에지에 도달하지 않아야 하도록 충분히 길 수 있다. 상기 제1 거리는 1.5 내지 3.5 마이크론일 수 잇다. 상기 제2 거리는 2.5 내지 7.5 마이크론일 수 있고, 상기 제3 거리는 2 내지 6 마이크론일 수 있다. 상기 게이트 전극과 상기 드레인 전극 사이의 에지-대-에지 거리는 8 내지 26 마이크론일 수 있다. 상기 제3 패시베이션 층의 두께는 0.35 내지 0.75 마이크론일 수 있다.
도 1은 측방향-채널 HEMT의 단면도를 개략적으로 나타낸 것이다.
도 2는 측방향-채널 HEMT의 단면도를 개략적으로 나타낸 것이다.
도 3은 측방향-채널 HEMT의 단면도를 개략적으로 나타낸 것이다.
도 4a 및 도 4b는 HEMT들의 일부 구현들에서의 OFF-상태에서의 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타내는 그래프들이다.
도 5a 및 도 5b는 HEMT들의 일부 구현들에서의 ON-상태에서의 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타내는 그래프들이다.
도 6a, 6b는 그래프들로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타낸다.
도 7은 그래프로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다.
도 8은 그래프로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다.
도 9는 그래프로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 이종접합부에서의 전기장을 개략적으로 나타낸다.
도 2는 측방향-채널 HEMT의 단면도를 개략적으로 나타낸 것이다.
도 3은 측방향-채널 HEMT의 단면도를 개략적으로 나타낸 것이다.
도 4a 및 도 4b는 HEMT들의 일부 구현들에서의 OFF-상태에서의 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타내는 그래프들이다.
도 5a 및 도 5b는 HEMT들의 일부 구현들에서의 ON-상태에서의 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타내는 그래프들이다.
도 6a, 6b는 그래프들로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타낸다.
도 7은 그래프로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다.
도 8은 그래프로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다.
도 9는 그래프로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 이종접합부에서의 전기장을 개략적으로 나타낸다.
도 1은 측방향-채널 HEMT(100)의 단면도를 개략적으로 나타낸 것이다. HEMT(100)는 이종접합부(115)를 형성하도록 서로 접촉하는 제1 반도체 물질(105) 및 제2 반도체 물질(110)를 포함한다. 반도체 물질들(105, 110)의 물질 특성들로 인해, 2-차원 전자 가스(120)가 이종접합부(115)에서 발생한다. 또한, HEMT(100)는 소스 전극(125), 드레인 전극(130), 및 게이트 전극(135)도 포함한다. 게이트 전극(135)의 선택적인 바이어싱은 소스 전극(125)과 드레인 전극(130) 사이의 전도도를 조절한다.
또한, HEMT(100)는 수직-층의(vertically-layered) 필드 플레이트 구조물(135)을 포함한다. 도시된 구현에서, 필드 플레이트 구조물(135)은 게이트-연결 필드 플레이트(140) 및 소스-연결 필드 플레이트(145)를 포함하는 듀얼-필드 플레이트 구조물이다. 게이트-연결 필드 플레이트(140)는 게이트 전극(135)에 전기적으로 연결된다. 소스-연결 필드 플레이트(145)는 소스 전극(125)에 전기적으로 체결된다.
도시된 구현에서, 게이트 전극(135), 게이트-연결 필드 플레이트(140), 및 소스-연결 필드 플레이트(145) 각각은 일반적으로 직사각형 단면을 갖는다. 게이트 전극(135)은 하부의, 드레인-측 에지(150)를 포함한다. 드레인-측 에지(150)는 소스 전극(125)의 측면으로부터 드레인 전극(130)을 향하는 측방향 거리(d0) 및 제2 반도체 물질(110) 위로 수직 거리(d5)에 배치된다. 드레인-측 에지(150)는 절연 물질의 제1 층(155)에 의해 제2 반도체 물질(110)로부터 수직으로 분리된다. 게이트-연결 필드 플레이트(140)는 하부의, 드레인-측 에지(160)를 포함한다. 드레인-측 에지(160)는 소스 전극 (125)의 측면으로부터 드레인 전극(130)을 향하는 측방향 거리(d0+d1) 및 제2 반도체 물질(110) 위로 수직 거리(d5+d6)에 배치된다. 드레인-측 에지(160)는 절연 물질의 제1 층(155) 및 절연 물질의 제2 층(165) 모두에 의해 제2 반도체 물질(110)로부터 수직으로 분리된다. 소스-연결 필드 플레이트(145)는 하부의, 드레인-측 에지(170)를 포함한다. 드레인-측 에지(170)는 소스 전극(125)의 측면으로부터 드레인 전극(130)을 향하여 측방향 거리(d0+d1+d3)에 배치되고 제2 반도체 물질(110) 위로 및 수직 거리(d5+d6+d7)에 배치된다. 드레인-측 에지(170)는 절연 물질의 제1 층(155), 절연 물질의 제2 층(165), 및 절연 물질의 제3 층(175)에 의해, 제2 반도체 물질(110)로부터 수직으로 분리된다. 아래에 더 논의된 바와 같이, 게이트 전극(135), 게이트-연결 필드 플레이트(140), 및 소스-연결 필드 플레이트(145) 각각과 이종접합부(115) 사이의 전기장들은 일정한 바이어스 조건 하에서 대응하는 에지들(150, 160, 170)에서 가장 높다.
게이트 전극(135)은 다양한 다른 방법들로 게이트-연결 필드 플레이트(140)에 전기적으로 연결될 수 있다. 도시 된 구현에서, 게이트 전극(135)과 게이트-연결 필드 플레이트(140) 사이의 연결은 단면의 외측에 있다. 다른 구현들에서, 게이트 전극(135) 및 게이트-연결 필드 플레이트(140)는 대체로 L-형상의 단면을 갖는 단일 부재에 의해 형성될 수 있으며 이는 도시된 구현에서 나타날 것이다.
소스 전극(125)은 다양한 다른 방식들로 소스-연결 필드 플레이트(145)에 전기적으로 연결될 수 있다. 도시된 구현에서, 소스 전극(125)은 소스 비아 부재(180)에 의해 소스-연결 필드 플레이트(145)에 전기적으로 연결된다. 다른 구현들에서, 소스 전극(125)은 도시된 단면의 외측에서 소스-연결 필드 플레이트(145)와 전기적으로 연결될 수 있다.
도시된 구현에서, 드레인(130)은 한 쌍의 드레인 비아 부재들(185, 190)에 전기적으로 연결된다. 드레인 비아 부재들(185, 190)은 절연 재료의 제3 층(175)을 통하여 소스-연결 필드 플레이트(145)와 동일한 수직 레벨까지 연장되어, 드레인(130)의 연장부들(extensions)로서의 역할을 수행한다. 비아 부재(190)는, 소스-연결 필드 플레이트(145)와 동일한 수직 레벨에 있는 덕분에, 드레인(130)의 소스-연결 필드 플레이트(145)로의 가장 가까운 연결부이다. 하부의, 드레인 측 에지(170)를 포함하는 소스-연결 필드 플레이트(145)의 측면은, 상기 동일한 수직 레벨에서 드레인 비아 부재(190)로부터 측방향 거리(d4)만큼 떨어져 배치된다. 일부 구현들에서, 측방향 거리(d4)는 장치-고유의 장치 수명에 대한 장치-고유의 측면 절연 브레이크다운 전압을 유지하기 위해 필요한 것보다 더 크지 않다. 도시된 구현에서, 드레인 비아 부재(190) 및 소스-연결 필드 플레이트(145)는 절연 물질의 제4 층(195)에 의해 덮인다. 절연 물질의 제4 층(195)은 절연 물질의 제3 층(175)의 상부 표면으로부터 거리(d8)만큼 연장된다.
도시된 구현에서, 소스 전극(125) 및 드레인 전극(130)은 모두 제2 반도체 물질(110)의 상부 표면 상에 직접 안착되어 그와의 전기적 접촉이 이루어진다. 반드시 이와 같을 필요는 없다. 예를 들어, 일부 구현들에서, 소스 전극(125) 및/또는 드레인 전극(130)은 제2 반도체 물질(110) 내로 파고든다. 일부 구현들에서, 이 침투는 소스 전극(125) 및/또는 드레인 전극(130)이 이종접합부(115)와 접촉하거나 심지어 이종접합부(115)를 통해 지나가기에 충분하도록 깊다. 다른 예로서, 일부 구현들에서, 하나 이상의 격자간 아교성 금속 또는 다른 도전성 물질들이 소스 전극(125) 및/또는 드레인 전극(130)과 반도체 물질들(105, 110) 중 하나 또는 모두 사이에 배치된다.
도시된 구현에서, 게이트 전극(135)은 균일한 두께(d5)를 갖는 단일 전기-절연 층(155)에 의해 제2 반도체 물질(110)로부터 전기적으로 절연된다. 반드시 이와 같을 필요는 없다. 예를 들어, 다른 구현들에서, 다중-층이 제2 반도체 물질(110)로부터 게이트 전극(135)을 절연하는데 사용될 수 있다. 다른 예로서, 불균일한 두께를 갖는 단일 또는 다중-층이 제2 반도체 물질(110)로부터 게이트 전극(135)을 절연하는데 사용될 수 있다.
측방향-채널 HEMT(100)의 다양한 특징들이 다른 다양한 물질들로부터 제조될 수 있다. 예를 들어, 제1 반도체 물질(105)은 GaN, InN, AlN, AlGaN, InGaN, AlIn-Gan일 수 있다. 또한, 일부 구현들에서, 제1 반도체 물질(105)은, 예를 들어, GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs 중 하나 이상과 같이 비소를 포함하는 화합물 반도체들도 포함할 수 있다. 제2 반도체 물질(110)은, 예를 들어, AlGaN, GaN, InN, Aln, InGaN, AlIn-GaN일 수 있다. 제2 반도체 물질(110)은 GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs 중 하나 이상과 같이 비소를 포함하는 화합물 반도체들도 포함할 수 있다. "활성 층들"로도 지칭될 수 있는 제1 및 제2 반도체 물질들(105, 110)의 조성물들은, 2-차원 전자 가스(120)가 이종접합부(115)에서 형성되도록 조정(tailored)된다. 예를 들어, 일부 구현들에서, 제1 및 제2 반도체 물질들(105, 110)의 조성물들은, 이종접합부(115)에서 1011 to 1014 cm-2 사이의 시트 캐리어 밀도가 나타나도록 조정될 수 있고, 이는 예를 들어, 이종접합부(115)에서 5 x 1012 내지 5 x 1013 cm-2 사이의 또는 8 x 1012 내지 1.2 x 1013 cm-2 사이일 수 있다. 반도체 물질들(105, 110)은 예를 들어 갈륨 나이크라이드, 갈륨 아세나이드, 실리콘 카바이드, 사파이어, 실리콘, 또는 다른 기판과 같이 기판 위에 형성될 수 있다. 반도체 물질(105)은 그러한 기판과 직접 접촉하거나 또는 하나 이상의 중간 층들이 존재할 수 있다.
소스 전극(125), 드레인 전극(130), 및 게이트 전극(135)은 다양한 전기 도전체들로부터 형성될 수 있고, 상기 도전체들은 예를 들어, Al, Ni, Ti, TiW, TiN, TiAu, TiAlMoAu, TiAlNiAu, TiAlPtAu 등과 같은 금속들을 포함한다. 절연 물질의 제1 층(155)은 게이트 절연체를 형성하기에 적합한 다양한 유전체들로부터 형성될 수 있고, 상기 유전체들은 예를 들어, 알루미늄 옥사이드(Al2O3), 지르코늄 다이옥사이드(ZrO2), 알루미늄 나이트라이드(AlN), 하프늄 옥사이드(HfO2), 실리콘 다이옥사이드(SiO2), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘 나이트라이드(AlSiN), 또는 다른 적절한 게이트 유전체 물질들을 포함한다. 절연 물질의 제2, 제3, 및 제4 층들(165, 175, 195)이 다양한 유전체들로부터 형성될 수 있고, 상기 유전체들은 예를 들어, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등을 포함한다. 또한, 절연 물질의 제1, 제2, 제3, 및 제4 층들(155, 165, 175, 195)은, 그 층들(155, 165, 175, 195) 각각이 제2 반도체 물질(110) 또는 층들(155, 165, 175) 하부의 대응부분 내 표면 상태들(surface states)의 충전 및/또는 형성을 방해하거나 방지한다는 점에서, "보호 층들"로 지칭될 수도 있다.
일부 구현들에서, 절연 물질의 제2, 제3, 및 제4 층들(165, 175, 195)은, - 정상 상태에 도달하도록 하는 특정 동작 파라미터들에서의 연장된 동작 이후 - 절연 물질 층들(165, 175, 195) 내 면적당 전하 결함들의 개수가 이종접합부에서의 시트 캐리어 밀도보다 작도록, 조성 및 품질이 조정될 수 있다. 다시 말해, 절연 물질 층들(165, 175, 195)의 각각의 3-차원 결함 밀도 및 그 층의 대응하는 두께의 곱들의 합계는 이종접합부(115)에서의 (2-차원) 시트 캐리어 밀도보다 작다. 예를 들어, 일부 구현들에서, 절연 물질 층들(165, 175, 195)의 면적당 전하 결함들의 개수는 이종접합부(115)에서의 시트 캐리어 밀도의 20 % 미만 또는 10 % 미만이다. 일부 구현들에서, 여기에 설명된 HEMT(100) 및 다른 HEMT들은, 예를 들어 AlN 중간층과 같은 중간층을 포함한다.
소스 전극(125)은 드레인 전극(130)으로부터 d2의 측방향 거리에 배치된다. 일부 구현들에서, 측방향 거리(d2)는 5 내지 50 마이크로미터이고, 예를 들어 9 내지 30 마이크로미터이다. 일부 구현들에서, 측방향 거리(d1)는 1 내지 5 마이크로미터이고, 예를 들어 1.5 내지 3.5 마이크로미터이다. 일부 구현들에서, 절연 물질의 제3 층(175)의 두께는 0.2 내지 1 마이크로미터이고, 예를 들어 0.35 내지 0.75 마이크로미터이다. 일부 구현들에서, 측방향 거리(d4)는 1 내지 8 마이크로미터이고, 예를 들어 2 내지 6 마이크로미터이다. 일부 구현들에서, 절연 물질의 제4층(195)의 두께는 0.4 내지 3 마이크로미터이고, 예를 들어 0.5 내지 2 마이크로미터이다. 일부 구현들에서, 측방향의 거리(d3)는 1 내지 10 마이크로미터이고, 예를 들어 2.5 내지 7.5 마이크로미터이다.
도 2는 측방향-채널 HEMT(200)의 단면도를 개략적으로 나타낸다. 반도체 물질들(105, 110), 전극들(125, 130, 135), 및 비아 부재들(180, 185, 190)에 추가로, HEMT(200)는 수직-층의 필드 플레이트 구조물(205)을 포함한다. 필드 플레이트 구조물(205)은 게이트-연결 필드 플레이트(140) 및 소스-연결 필드 플레이트(145)뿐만 아니라 제2 소스-연결 플레이트(210)도 포함하는 포함 트레블-필드 플레이트 구조물(treble-field plate structure)이다. 제2 소스-연결 플레이트(210)는 소스 전극(125)에 전기적으로 연결된다. 제2 소스-연결 플레이트(210)는 게이트 전극(135), 게이트 필드 플레이트(140), 및 소스-연결 필드 플레이트(145)를 덮는다.
일부 구현들에서, 제2 소스-연결 플레이트(210)는 소위 "쉴드-랩(shield wrap)"으로서의 역할을 수행한다. 전술한 바와 같이, 일부 HEMT들은 기생 dc-to-rf 분산에 시달리는데 이는 고전압 동작(high operation) 동안 주변환경(environment)과의 표면 전하들의 교환으로 인해 적어도 부분적으로 발생하는 것으로 여겨진다. 특히, 표면 상태들은 상대적으로 느린 응답 시간으로 충전 및 방전되고, HEMT의 고주파수 동작으로 고생한다. 금속 쉴드 랩들(metallic shield wraps)은 상기 표면 상태를 차폐하는 것을 개선시키고 표면 전하들의 교환을 방지함으로 이러한 효과들을 완화시키거나 제거할 수 있다. 일부 구현들에서, 제2 소스-연결 플레이트(210)는 필드 플레이트로서 작용하여, 예를 들어 이종 접합부(115)와, 예를 들어, 소스-연결 필드 플레이트(145)의 하부의, 드레인-측 에지(170) 또는 (도 3의) 게이트-연결 필드 플레이트(310)의 하부의, 드레인-측 에지(320) 사이의 전기장과 같은, 이종접합부 HEMT(200) 내 전기장들의 피크 값들을 감소시킨다. 일부 구현들에서, 제2 소스-연결 플레이트(210)도 후술한 바와 같이 전하 캐리어들의 이종접합부(115)를 고갈시키는 작용을 한다. 일부 구현들에서, 제2 소스-연결 플레이트(210)는 다수의 기능들(capacities)을 수행한다, 다시 말해 쉴드 랩, 필드 플레이트, 이종접합부(115) 고갈 중 2개 이상의 역할을 수행한다. 임의의 장치의 제2 소스-연결 플레이트(210)의 특정 기능은 많은 다른 기하학적, 물질, 및 동작 파라미터들 중 임의의 요소들에 대한 함수일 것이다. 하나 이상의 역할을 수행하는 소스-연결 플레이트(210)에 대한 가능성 때문에, 여기에서는 간단히 "소스-연결 플레이트"로 지칭된다.
도시된 구현에서, 제2 소스-연결 플레이트(210)는 일반적으로 직사각형 단면을 갖는다. 제2 소스-연결 플레이트(210)는 하부의, 드레인-측 에지(220)를 포함한다. 드레인-측 에지(220)는 소스 전극(125)의 측면으로부터 드레인 전극(130)을 향하는 측방향 거리(d0+d1+d3+d11) 및 제2 반도체 물질(110) 위로 수직 거리(d5+d6+d7+d8)에 배치된다. 일부 구현들에서, 측방향 거리(d0+d1+d3+d11)는 수직 거리(d5+d6+d7+d8)의 2배 이상이다. 예를 들어, 측방향 거리인 d0+d1+d3+d11는 d5+d6+d7+d8보다 3배 이상일 수 있다. 드레인-측 에지(220)는 절연 물질의 제1 층(155), 절연 물질의 제2 층(165), 절연 물질의 제3 층(175), 및 절연 물질의 제4 층(195)에 의해 제2 반도체 물질(110)로부터 수직으로 분리된다. 이하에서 논의된 바와 같이, 제2 소스-연결 플레이트(210)와 이종접합부(115) 사이의 전기장은, 일정한 바이어스 조건들 하에서, 하부의, 드레인-측 가장자리(220)에서 가장 높다.
제2 소스-연결 플레이트(210)는 다양한 다른 방법들로 소스 전극(125)에 전기적으로 연결될 수 있다. 도시된 구현에서, 소스 전극(125)은 소스 비아 부재(225)를 통해 제2 소스-연결 플레이트(210)에 전기적으로 연결된다. 다른 구현에서, 소스 전극(125)은 도시된 단면 외측에서 제2 소스-연결 플레이트(210)와 전기적으로 연결될 수 있다.
도시된 구현에서, 드레인(130)은 비아 부재들(185, 190)을 통해 다른 드레인 비아 부재(230)에 전기적으로 연결된다. 드레인 비아 부재(230)는 절연 물질의 제4 층(195)을 통해 제2 소스-연결 플레이트(210)와 동일한 수직 레벨까지 연장되고, 그에 따라 드레인(130)의 연장부로서 작용한다. 비아 부재(230)는, 제2 소스-연결 플레이트(210)와 동일한 수직 레벨에 있는 덕분에, 드레인(130)의 제2 소스-연결 플레이트(210)로의 가장 가까운 연결부이다. 하부의, 드레인-측 에지(220)를 포함하는 제2 소스-연결 플레이트(210)의 측면은, 상기 동일한 수직 레벨에서 드레인 비아 부재(230)로부터 측방향 거리(d9)만큼 떨어져 배치된다. 도시된 구현에서, 드레인 비아 부재(230) 및 제2 소스-연결 플레이트(210)는 절연 물질의 제5 층(245)에 의해 덮인다. 절연 물질의 제5 층(245)은 절연 물질의 제4 층(195)의 상부 표면으로부터 거리(d10)만큼 연장된다.
일부 구현들에서, d1+d3+d4는 5 내지 35 마이크로미터이고, 예를 들어 8 내지 26 마이크로미터이다. 일부 구현들에서, 측방향 거리(d9)는 1 내지 10 마이크로미터이고, 예를 들어 2 내지 6 마이크로미터이다. 일부 구현들에서, 절연 물질의 제2, 제3, 제4, 및 제5 층들(165, 175, 195, 245)은, - 정상 상태에 도달하도록 하는 특정 동작 파라미터들에서의 연장된 동작 이후 - 절연 물질 층들(165, 175, 195, 245) 내 면적당 전하 결함들의 개수가 이종접합부에서의 시트 캐리어 밀도보다 작도록, 조성 및 품질이 조정될 수 있다. 다시 말해, 절연 물질 층들(165, 175, 195, 245)의 각각의 3-차원 결함 밀도 및 그 층의 대응하는 두께의 곱들의 합계는 이종접합부(115)에서의 (2-차원) 시트 캐리어 밀도보다 작다. 예를 들어, 일부 구현들에서, 절연 물질 층들(165, 175, 195, 245)의 면적당 전하 결함들의 개수는 이종접합부(115)에서의 시트 캐리어 밀도의 20 % 미만 또는 10 % 미만이다.
도 3은 측방향-채널 HEMT(300)의 단면도를 개략적으로 나타낸다. 반도체 물질들(105, 110), 전극들(125, 130, 135), 및 비아 부재들(180, 185, 190, 225)에 추가로, HEMT(300)는 수직-층의 필드 플레이트 구조물(305)을 포함한다. 필드 플레이트 구조물(305)은 게이트-연결 필드 플레이트(140) 및 제2 소스-연결 플레이트(210)뿐만 아니라 제2 게이트-연결 플레이트(310)도 포함하는 트레블-필드 플레이트 구조물(treble-field plate structure)이다. 제2 게이트-연결 필드 플레이트(310)는 게이트 전극(135)에 전기적으로 연결된다.
도시된 구현에서, 제2 게이트-연결 필드 플레이트(310)는 일반적으로 직사각형 단면을 갖는다. 제2 게이트-연결 필드 플레이트(310)는 하부의, 드레인-측 에지(320)를 포함한다. 드레인-측 에지(320)는 소스 전극(125)의 측면으로부터 드레인 전극(130)을 향하는 측방향 거리(d0+d1+d3) 및 제2 반도체 물질(110) 위로 수직 거리(d5+d6+d7)에 배치된다. 드레인-측 에지(320)는 절연 물질의 제1 층(155), 절연 물질의 제2 층(165), 및 절연 물질의 제3 층(175)에 의해 제2 반도체 물질(110)로부터 수직으로 분리된다. 이하에서 논의된 바와 같이, 제2 게이트-연결 필드 플레이트(310)와 이종접합부(115) 사이의 전기장은, 일정한 바이어스 조건들 하에서, 하부의, 드레인-측 가장자리(320)에서 가장 높다.
제2 게이트-연결 필드 플레이트(310)는 다양한 다른 방법들로 게이트 전극(135)에 전기적으로 연결될 수 있다. 도시된 구현에서, 제2 게이트-연결 필드 플레이트(310)는 게이트 비아 부재(325)를 통해 게이트-연결 필드 플레이트(140)에 전기적으로 연결된다. 게이트-연결 필드 플레이트(140)는 다음에 도시된 단면 외측에서 게이트(125)와 연결된다. 다른 구현들에서, 제2 게이트-연결 필드 플레이트(310)는 도시된 단면의 외측에서 게이트-연결 필드 플레이트(140)와 전기적으로 연결될 수 있고, 및/또는 게이트 전극(135) 및 게이트-연결 필드 플레이트(140)는 도시된 단면 내에서 연결될 수 있다.
동작 시, HEMT들(100, 200, 300)과 같은 HEMT들은, 대응하는 게이트 전극들(135)을 바이어싱함으로써, ON 상태와 OFF 상태 사이에서 스위칭된다. 일반적으로, HEMT들(100, 200, 300)은 게이트와 소스 사이의 전위차가 0인 경우 도통하는 공핍(depletion) 모드 장치이다. 공핍 모드 장치를 OFF 상태로 스위칭하기 위해, 게이트는 소스에 대해 음으로 바이어싱된다. 많은 응용들에서, HEMT의 ON 상태 저항은, 예를 들어, HEMT의 전력 손실들이 비바람직하게 높고 및/또는 HEMT가 과도하게 가열되지 않도록, 실제에서 가급적 낮은 것이 바람직하다. HEMT의 ON 상태 저항을 감소시키기 위해, 게이트는 일반적으로 소스에 대하여 양으로 바이어싱된다.
실제적인 문제로서, 게이트와 소스 사이의 과도하게 큰 전위차들을 인가하는 것은, 비록 그들 전위차들이 이론적으로 예를 들어 HEMT의 ON 상태 저항을 더욱 감소하는 것과 같은 일부 유익한 효과들을 갖는다고 하더라도, 불가능하다. 구체적으로, 게이트와 소스 사이의 전위차들은 HEMT의 기하학적, 물질, 및 동작 파라미터들의 상호작용에 의해 제한된다. 예를 들어, 게이트와 소스 사이의 과도한 전위차들은 특정 두께 및 밀도를 갖는 개재 물질들의 절연 파괴 및/또는 열화, 제2 반도체 층(110)으로의 전자 스필-오버(electron spill-over) 및 제2 반도체 층(110) 내 트래핑(trapping), 및 절연 물질의 제1 층(155) 내 열전자 트래핑(hot electron trapping)을 야기할 수 있다. 이 때문에, 게이트와 소스 사이의 전위차들의 동작 범위는 온도 및 다른 동작 파라미터들의 범위 내에서 주어진 디바이스에 대한 값들의 범위로 제한된다. 게이트와 소스 사이의 전위차들의 동작 범위는 이용가능 게이트 변동 진폭(available gate swing amplitude)으로 지칭된다. 많은 GaN HEMT 장치들에서, 1 내지 10 단위 볼트의 전위차들이 게이트와 소스 사이에 인가된다. 따라서 이용가능 게이트 변동 진폭은 일반적으로 10 단위의 볼트들이다. 예를 들어, 일부의 GaN HEMT 장치들에서 이용가능 게이트 변동 진폭은 예를 들어, 30 볼트 이하, 예를 들어 20 볼트 이하이다. 공핍 모드 HEMT들에서, 이용가능 게이트 변동 진폭은 음성 OFF 상태 낮은 임계값(negative OFF state lower threshold)으로부터 양성 상한값까지의 범위를 갖는다. 게이트와 소스 사이의 전위차가 0일 때 OFF 상태에 있는 인핸스먼트 모드 장치들에서, 이용가능 게이트 변동 진폭은 영전위차 낮은 임계값(zero potential difference lower threshold)으로부터 양성값 상한까지의 범위를 가질 수 있다.
대조적으로, 많은 전력-스위칭 응용들에서는, 소스와 HEMT의 드레인 사이의 전위차(ΔVSD)가 100 단위 볼트일 수 있고, 예를 들어 약 500 VDC, 예를 들어 600 VDC일 수 있다. 게이트 변동 진폭이 그러한 응용들에서 10 단위의 볼트인 경우, 소스와 드레인 사이의 전위차(ΔVSD) 및 소스와 게이트 사이의 전위차(ΔVSG)는 게이트와 소스 사이의 전위차의 크기보다 훨씬 더 크다. 이것에 비추어, 다음과 같은 그래프들이, 실제 장치들에서의 차이가 존재할 것이라는 사실에도 불구하고, 교환 에지들(interchange edges, 170, 320)에 대해 개략적으로 나타난다.
도 4a 및 도 4b는 HEMT들의 일부 구현들에서의 OFF-상태에서의 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타내는 그래프들(405, 410)이다. HEMT 구현들은 적어도 듀얼-필드 플레이트 구조물(예를 들어, 도 1) 또는 트레블-필드 플레이트 구조물 또는 더 높은-필드 플레이트 구조물(예를 들어, 도 2, 도 3)을 포함한다. 그래프들(405, 410)은, 전압 및 전기장이 기하학적 파라미터들(예를 들어, HEMT 피쳐들의 개수, 치수, 및 배열을 포함함), 물질 파라미터들(예를 들어, 물질들의 유전 상수들, 물질 밀도, 일함수들, 도핑 농도, 결함 밀집도, 표면 상태 조성, 및 표면 상태 밀집도(state surface concentration)를 포함함), 및 동작 파라미터들(예를 들어, 온도, 게이트 전압, 및 소스-드레인 전압을 포함함)을 포함하나 그에 한정되지 않는 다양한 파라미터들의 함수하는 점에서, 매우 개략적으로 나타난 것이다. 나아가, 심지어 단일 장치에 대해서도, 예를 들어 상기 장치가 노화되거나 동작 상태들이 변화하는 경우와 같이 시간이 지남에 따라 그러한 파라미터들이 변경될 수 있다. 따라서, 선들의 기울기, 피크들의 크기, 피크들의 개수, 및 다른 특성들이 예를 들어 특정 장치 및 동작 조건들에 따라 변화할 것이다. 따라서 그래프들(405, 410)은 교훈적이고, 예시적인 목적들로 개략적으로 표현된 것으로 해석되어야 한다.
그래프(405)는 축(410)과 가로축(415)을 포함한다. 축(410)을 따른 수직 위치는 전압을 의미한다. 가로축(415)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 그래프(420)는 축(425)과 가로축(430)을 포함한다. 축(425)을 따른 수직 위치는 전기장의 크기를 나타낸다. 가로축(430)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 가로축(415, 430)을 따른 측방향 위치는 도시적인 목적들로 (도 1, 도 2, 도 3의) HEMT들(100, 200, 300)의 에지들(150, 160, 170, 320)로 지칭된다.
도시된 파라미터들 하에서, 상기 이종접합부는 소스의 근방(420)에서 부근에서 본질적으로 도전성이며 대략적으로 소스 전압(VS)과 동일한 전압으로 발견된다. 따라서, 소스의 근방(420)에서의 전기장은 대략적으로 0이다. 도시된 바이어싱 조건들 하에서 -- 게이트가 바이어싱되어 국부적으로 상기 이종접합부로부터의 전하 캐리어들을 공핍시키는 경우 -- 상기 이종접합부의 길이 단 전기 임피던스는 게이트의 근방에서 증가하고, 게이트의 하부의, 드레인-측 에지(150)의 바로 아래에서 거의 국부적 최고값에 도달한다. 게이트의 하부의, 드레인-측 에지(150) 근방의 전하 캐리어들의 국부적 공핍은 전기장 내 전압 변화(425) 및 국부적 최고값(430)을 일으킨다.
게이트에 의한 이종접합부로부터의 전하 캐리어들의 공핍은 드레인 쪽으로의 이동을 감소시킨다. 따라서, 이종접합부의 전기장 및 단위 길이 당 전위의 변화 모두가 감소한다. 그러나, 도시된 파라미터들 하에서, -- 게이트-연결 필드 플레이트도 이종접합부로부터의 전하 캐리어들을 국부적으로 공핍시키도록 배치되고 바이어싱되는 경우 -- 이종접합부의 단위 길이 당 전기 임피던스는 다시 증가하고 게이트-연결 필드 플레이트의 바로 아래에서 거의 국부적 최대값에 도달한다. 게이트-연결 필드 플레이트의 근방에서의 증가된 전기 저항은, 단위 길이 당 전압의 상대적으로 높은 변화(435) 및 전기장 내 국부적 최대값(440)을 야기한다.
또한, 게이트-연결 필드 플레이트에 의한 이종접합부로부터의 전하 캐리어들의 공핍은 드레인 쪽으로의 이동을 감소시킨다. 따라서, 이종접합부의 전기장 및 단위 길이 당 전위의 변화 모두가 감소한다. 그러나, 도시된 파라미터들 하에서, -- 소스-연결 필드 플레이트도 이종접합부로부터의 전하 캐리어들을 국부적으로 공핍시키도록 배치되고 바이어싱되는 경우 -- 이종접합부의 단위 길이 당 전기 임피던스는 다시 증가하고 소스-연결 필드 플레이트의 하부의, 드레인-측 에지(170) 또는 게이트-연결 필드 플레이트(310)의 하부의, 드레인-측 에지(320)의 바로 아래에서 거의 국부적 최대값에 도달한다. 소스-연결 필드 플레이트의 근방에서의 증가된 전기 저항은, 단위 길이 당 전압의 상대적으로 높은 변화(445) 및 전기장 내 국부적 최대값(450)을 야기한다.
또한, 도시된 파라미터들 하에서, 소스-연결 필드 플레이트에 의한 이종접합부로부터의 전하 캐리어들의 공핍은 드레인 쪽으로의 이동을 감소시킨다. 상기 이종접합부는 드레인의 근방(455)에서 본질적으로 도전성이 되고 대략적으로 드레인 전압(VD)과 동일한 전압으로 발견된다. 따라서, 드레인의 근방(455)에서의 전기장은 대략적으로 0이다. 소스와 드레인 사이의 전체 전위차(ΔVSD)는 이종접합부의 측방향 길이에 걸쳐 지원되고 HEMT는 OFF (비-도전성) 상태이다. 이전 논의된 바와 같이, 도 4a, 4b는 교훈적이고, 도시적인 목적들을 위해 개략적으로 나타난 것이다. 다른 동작 조건들 하에서 다른 HEMT들은, 추가적인 또는 더 작은 피크들, 다른 기울기들을 갖는 피크들, 및 다른 피크들의 피크들 및 다른 특성들을 포함하는, 다른 방법들로 소스와 드레인 사이의 전위차(ΔVSD)를 지원할 수 있다.
도 5a 및 도 5b는 HEMT들의 일부 구현들에서의 ON-상태에서의 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타내는 그래프들(505, 510)이다. HEMT 구현들은 듀얼-필드 플레이트 구조물(예를 들어, 도 1) 또는 트레블-필드 플레이트 구조물 또는 더 높은-필드 플레이트 구조물(예를 들어, 도 2, 도 3)을 포함한다. 또한, 그래프들(505, 510)은 개략적인 도시들이며 상기 전압 및 전기장들은 다양한 파라미터들의 함수이고 그러한 파라미터들은 시간이 지남에 따라 변경될 수 있다.
그래프(505)는 축(510)과 가로축(515)을 포함한다. 축(510)을 따른 수직 위치는 전압을 의미한다. 가로축(515)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 그래프(520)는 축(525)과 가로축(530)을 포함한다. 축(525)을 따른 수직 위치는 전기장의 크기를 나타낸다. 가로축(530)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 가로축들(515, 530)을 따른 측방향 위치는 도시적인 목적들로 (도 1, 도 2, 도 3의) HEMT들(100, 200, 300)의 에지들(150, 160, 170, 320)로 지칭된다.
ON 상태에서, 도시된 기하학적, 물질, 및 동작 파라미터 하에서, 이종접합부는 도전성이고, 소스 및 드레인은 본질적으로 동일한 전압에 있다. 그러나, 도시된 파라미터들 하에서라도, 이종접합부는 유한의 0이 아닌 저항을 갖고, 소스 전압 및 드레인 전압은 동일하지 않다. 도시적인 목적들로, 전압(535)은 약간이지만 균일한 상승 기울기로 표현되고 전기장(530)은 최소한이지만 일정한 0이 아닌 값으로 표현되며, 이는 이종접합부가 전체 채널 길이에 걸쳐 이상적으로 균일한 저항을 갖는 경우의 사례일 것이다. 반드시 이와 같을 필요는 없다. 예를 들어, 이종접합부의 유한 저항은, 도전성임에도 불구하고 접촉 전위들, 캐리어 밀도, 결함 밀도, 및/또는 다른 파라미터에서의 국부화된 변동들로 인하여 측방향 위치에 따라 변동할 수 있다.
다른 예로서, 이종접합부에서의 전류는 특정 기하학적, 물질, 및 동작 파라미터들 하에서, 예를 들어 이종접합부에서의 캐리어들의 개수가 이상적인 도전체에 의해 도통될 전류와 비교하여 상대적으로 낮은 경우, 공간 하전 제한(space charge limited)될 수 있다. 소스와 드레인 사이의 상대적으로 높은 전위차(ΔVSD)로 귀결될 수 있다. 예를 들어, 특정 파라미터들 하에서, 주어진 드레인 전류 레벨에 대해 무릎 전압(knee voltage) 이상에서(ΔVSD ≥Vknee), 상대적으로 높은 전기장이 심지어 게이트 하부의 공핍되지 않는 영역으로부터 드레인을 향하여 측방향으로 연장된다.
일부 구현들에서, 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160)로부터 드레인을 향하는 필드 플레이트들(145, 310)의 측방향 연장부를 특징짓는 거리(d3)는, 드레인을 향한 이 상대적으로 더 높은 전기장의 측방향으로의 연장보다 작다. 필드 플레이트들(145, 310)의 측방향 연장부에 대한 그러한 한계는, 필드 플레이트들(145, 310)과 이종 접합(115) 사이에 발생하는 전기장을 감소시킬 수 있다. 특히, 소스-연결 필드 플레이트(145)의 경우, 소스와 드레인 사이의 전체 전위차(ΔVSD)는 길이(d3)를 따른 절연 물질의 제1 층(155), 절연 물질의 제2 층(165), 및 절연 물질의 제3 층(175)의 부분들에 걸쳐 지지되지 않을 것이다. 게이트-연결 필드 플레이트(310)의 경우, 게이트와 드레인 사이의 전체 전위차는 길이(d3)를 따른 절연 물질의 제1 층(155), 절연 물질의 제2 층(165), 및 절연 물질의 제3 층(175)의 부분들에 걸쳐 지지되지 않을 것이다. 이 영역에서의 전기장을 감소시킴으로써, HEMT의 브레이크다운 전압들 및 수명들이 개선될 수 있다.
전술한 바와 같이, 도 5a 및 도 5b는 교훈적이고 도시적인 목적들로 개략적으로 표현된 것이다. 축(510)을 따른 전압(535)의 수직 위치는 HEMT의 배치에 따라, 예를 들어, HEMT가 부하의 하이측 또는 로우측 배치되는지 여부에 따라 달라질 것이다.
도 6a, 6b는 그래프들(605, 620)로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들(VD1, VD2, VD3, VD4)의 경우, 소스와 드레인 사이의 이종접합부에서의 전압 및 전기장을 각각 개략적으로 나타낸다. 그래프들(605, 620)은 상당히 개략적으로 나타난 것으로, 교훈적인 그리고 도시의 목적들로 제공된 것이다. HEMT 구현들은 듀얼-필드 플레이트 구조물(예를 들어, 도 1) 또는 트레블-필드 플레이트 구조물 또는 더 높은-필드 플레이트 구조물(예를 들어, 도 2, 도 3)을 포함할 수 있다.
그래프(605)는 축(610)과 가로축(615)을 포함한다. 축(610)을 따른 수직 위치는 전압을 의미한다. 가로축(615)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 그래프(620)는 축(625)과 가로축(630)을 포함한다. 축(625)을 따른 수직 위치는 전기장의 크기를 나타낸다. 가로축(630)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 가로축(615, 630)을 따른 측방향 위치는 도시적인 목적들로 (도 1, 도 2, 도 3의) HEMT들(100, 200, 300)의 에지들(150, 160, 170, 320)로 지칭된다.
OFF 상태에서, 소스와 드레인 사이의 전위차(ΔVSD)는 이종접합부의 측방향 길이에 걸쳐 지지된다. 그러나, HEMT의 기하학적, 물질, 및 동작 파라미터들에 따라, 전하 캐리어들의 국부적 공핍의 범위는 달라질 수 있다. 상응하게, 하부의, 드레인-측 에지(150) 근방의 전압 변화들(425) 및 국부 최대값(430), 하부의, 드레인-측 에지(160) 근방의 전압 변화들(435) 및 국부 최대값(440), 및 하부의, 드레인-측 에지(170, 320) 근방의 전압 변화들(445) 및 국부 최대값(450)도 또한 변화할 수 있고, 이는 소스와 드레인 사이의 전위차(ΔVSD)가 변화하기 때문이다.
비록 그래프들(605, 620)이 매우 개략적인 표시들에 해당하지만, 게이트(135)의 하부의, 드레인-측 에지(150) 근방의 전기장 내 국부 최대값(430)이 그래프(620)에 나타난 더 높은 소스와 드레인 사이의 전위차들(ΔVSD)에서 포화되기 시작함에 유의한다. 다시 말해, (예를 들어, VD1 미만 그리고 VD1과 VD2 사이의 드레인 전압들에서와 같이) 상대적으로 더 낮은 소스와 드레인 사이의 전위차들(ΔVSD)에서, 소스와 드레인 사이의 전위차들(ΔVSD)의 증가들은 게이트(135)의 하부의, 드레인-측 에지(150) 근방의 전기장의 국부 최대값(430)의 증가들로도 귀결된다. 대조적으로, (예를 들어, VD3과 VD4 사이의 드레인 전압들에서와 같이) 상대적으로 더 높은 소스와 드레인 사이의 전위차들(ΔVSD)에서, 소스와 드레인 사이의 전위차들(ΔVSD)의 증가들은 게이트(135)의 하부의, 드레인-측 에지(150) 근방의 전기장의 국부 최대값(430)의 더 작은 증가 또는 심지어 비증가로 귀결된다. 증가하는 드레인 전위에 따른 전기장의 국부 최대값(430)의 증가적 변화의 포화 또는 "컷-오프"는 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160) 근방의 전하 캐리어들의 완전한 공핍과 상응한다.
일부 구현들에서, HEMT의 기하학적 및 물질 특성들은 예를 들어 실온 섭씨 150도에서 또는 실온 섭씨 125도에서와 같이 일반적인 동작 조건들에 대한 게이트 에지 필드 증가가 컷-오프되도록 조정될 수 있다. 예를 들어, HEMT의 기하학적 및 물질 특성들은 게이트 에지 필드 증가가 게이트 변동 진폭의 절대값보다 큰 소스에 대한 드레인 전위들에서 컷-오프되도록 조정될 수 있다. 따라서, 게이트 변동 진폭을 결정하는 기하학적 및 물질 특성들 중 적어도 일부는 게이트 에지 필드 증가의 컷-오프와 관련되고, 이는 그 자체가 부분적으로 그들의 동일한 기하학적 및 물질 특성들 중 적어도 일부의 상호작용에 의해 결정된다. 이와 같은 방식으로 기하학적 및 물질 특성들을 조정함으로써, 게이트(135)의 드레인-측 에지(150) 부근의 채널 내 최대 전기장이 제한될 수 있고, 따라서 반도체 물질들(105 및/또는 110) 내 깊은 중심들의 이온화가 감소되거나 방지된다. 이는 관련된 분산, 붕괴 효과들을 감소시키거나 심지어 방지하고, 반도체 물질(105 및/또는 110)에서 아발란체 브레이크다운(avalanche breakdown)이 발생할 가능성을 감소시키거나 제거한다.
다른 예로서, 일부 구현들에서, HEMT의 기하학적 및 물질 특성들은, 게이트 에지 필드 증가가 게이트 변동 진폭의 절대값보다 2배(예를 들어, 게이트 변동 진폭의 절대값의 2-5배 또는 게이트 변동 진폭의 절대값의 3-4배) 더 큰 소스에 대한 드레인 전위들에서의 동일한 동작 조건들의 경우에 컷-오프되도록 조정될 수 있다. 이 방법에서 그러한 기하학적 및 물질 특성들을 조정함으로써, 위-언급된 이점들이 더욱 잘 달성된다.
도 7은 그래프(720)로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들(VD1, VD2, VD3, VD4)의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다. 그래프(720)는 상당히 개략적으로 나타난 것으로, 교훈적인 그리고 도시의 목적들로 제공된 것이다. HEMT 구현들은 듀얼-필드 플레이트 구조물(예를 들어, 도 1) 또는 트레블-필드 플레이트 구조물 또는 더 높은-필드 플레이트 구조물(예를 들어, 도 2, 도 3)을 포함할 수 있다.
그래프(720)는 축(725)과 가로축(730)을 포함한다. 축(725)을 따른 수직 위치는 전기장의 크기를 의미한다. 가로축(730)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 가로축(730)을 따른 측방향 위치는 도시적인 목적들로 (도 1, 도 2, 도 3의) HEMT들(100, 200, 300)의 에지들(150, 160, 170, 320)로 지칭된다.
OFF 상태에서, 소스와 드레인 사이의 전위차(ΔVSD)는 이종접합부의 측방향 길이에 걸쳐 지지된다. 그러나, HEMT의 기하학적, 물질, 및 동작 파라미터들에 따라, 전하 캐리어들의 국부적 공핍의 범위는 달라질 수 있다.
비록 그래프(720)는 매우 개략적인 도시에 해당하지만 다음에 유의한다:
- 게이트(135)의 하부의, 드레인-측 에지(150)의 근방에서의 전기장 내 국부 최대값(430)은 소스와 드레인 사이의 전위차들(ΔVSD) 모두에서 포화되고,
- 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160)의 근방에서의 전기장 내 국부 최대값(440)은 그래프(720)에 나타난 소스와 드레인 사이의 더 높은 전위차들(ΔVSD)에서 포화되기 시작한다.
다시 말해, (예를 들어, VD4 미만 그리고 VD4와 VD5 사이의 드레인 전압들에서와 같이) 상대적으로 더 낮은 소스와 드레인 사이의 전위차들에서, 소스와 드레인 사이의 전위차들(ΔVSD)의 증가들은 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160) 근방의 전기장의 국부 최대값(440)의 증가들로도 귀결된다. 대조적으로, (예를 들어, VD6와 VD7 사이의 드레인 전압들에서와 같이) 상대적으로 더 높은 소스와 드레인 사이의 전위차들에서, 소스와 드레인 사이의 전위차들(ΔVSD)의 증가들은 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160) 근방의 전기장의 국부 최대값(440)의 더 작은 증가 또는 심지어 비증가로 귀결된다. 증가하는 드레인 전위에 따른 전기장의 국부 최대값(440)의 증가적 변화의 포화 또는 "컷-오프"는 하부의, 드레인-측 에지(170, 320) 각각의 근방의 전하 캐리어들의 완전한 공핍과 상응한다.
일부 구현들에서, HEMT의 기하학적 및 물질 특성들은 예를 들어 실온 섭씨 150도에서 또는 실온 섭씨 125도에서와 같이 일반적인 동작 조건들에 대한 게이트 에지 필드 증가가 컷-오프되도록 조정될 수 있다. 예를 들어, (거리(d3)를 포함하는) HEMT의 기하학적 및 물질 특성들은, 게이트 에지 필드 증가가 컷-오프되는 드레인 전위보다 큰 드레인 전위들에서, 게이트-연결 필드 플레이트 증가가 컷-오프되도록 조정될 수 있다. 예를 들어, 이 전위 차이는 게이트 에지 필드 증가가 컷-오프되는 드레인 전위보다 2배 클 수 있고, 예를 들어 게이트 에지 필드 증가가 컷-오프되는 드레인 전위보다 3 내지 5배 클 수 있다. 따라서, 게이트 에지 필드 증가를 결정하는 기하학적 및 물질 특성들 중 적어도 일부는 게이트-연결 필드 플레이트 증가의 컷-오프와 관련되고, 이는 그 자체가 부분적으로 그들의 동일한 기하학적 및 물질 특성들 중 적어도 일부의 상호작용에 의해 결정된다. 이와 같은 방식으로 기하학적 및 물질 특성들을 조정함으로써, 게이트-연결 필드 플레이트(140)의 드레인-측 에지(160) 부근의 채널 내 최대 전기장이 제한될 수 있고, 따라서 반도체 물질들(105 및/또는 110) 내 깊은 중심들의 이온화가 감소되거나 방지된다. 이는 관련된 분산, 붕괴 효과들을 감소시키거나 심지어 방지하고, 반도체 물질(105 및/또는 110)에서 아발란체 브레이크다운(avalanche breakdown)이 발생할 가능성을 감소시키거나 제거한다.
다른 예로서, 일부 구현들에서, (거리(d3)를 포함하는) HEMT의 기하학적 및 물질 특성들은, 게이트 에지 필드 증가가 컷-오프되는 드레인 전위들보다 2.5배(예를 들어, 게이트 에지 필드 증가가 컷-오프되는 드레인 전위들보다 5배, 또는 게이트 에지 필드 증가가 컷-오프되는 드레인 전위들보다 심지어 10배) 더 큰 소스에 대한 드레인 전위들에서 게이트-연결 필드 플레이트 증가가 컷 오프되도록 조정될 수 있다. 이 방법에서 상기 기하학적 및 물질 특성들을 조정함으로써, 위-언급된 이점들이 더욱 잘 달성된다.
도 8은 그래프(820)로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들(VD4, VD5, VD6, VD7)의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다. 그래프(820)는 상당히 개략적으로 나타난 것으로, 교훈적인 그리고 도시의 목적들로 제공된 것이다. HEMT 구현들은 듀얼-필드 플레이트 구조물(예를 들어, 도 1) 또는 트레블-필드 플레이트 구조물 또는 더 높은-필드 플레이트 구조물(예를 들어, 도 2, 도 3)을 포함할 수 있다.
그래프(820)는 축(825)과 가로축(830)을 포함한다. 축(825)을 따른 수직 위치는 전기장의 크기를 의미한다. 가로축(830)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 가로축(830)을 따른 측방향 위치는 도시적인 목적들로 (도 1, 도 2, 도 3의) HEMT들(100, 200, 300)의 에지들(150, 160, 170, 320)로 지칭된다.
OFF 상태에서, 소스와 드레인 사이의 전위차(ΔVSD)는 이종접합부의 측방향 길이에 걸쳐 지지된다. 그러나, 비록 그래프(820)가 매우 개략적인 표시에 해당하지만, 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160)를 향하여 측방향으로 연장되는 전기장은, 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160)의 근방의 전기장 내 국부 최대값(440)이 더 높은 소스와 드레인 사이의 전위차들(ΔVSD)에서 포화되기 시작할 때까지, 하부의, 드레인-측 에지(170, 320)의 소스를 향하여 측방향으로 연장되는 전기장에 도달하지 않음에 유의한다. 다시 말해, (예를 들어, VD4 미만 그리고 VD4와 VD5 사이의 드레인 전압들에서와 같이) 상대적으로 더 낮은 소스와 드레인 사이의 전위차들에서, 이종접합부의 부분(805)은 본질적으로 도전성을 유지하고 부분(805) 내 전기장은 대략적으로 0이다. 대조적으로, (예를 들어, VD6과 VD7 사이의 그리고 VD7보다 큰 드레인 전압들에서와 같이) 상대적으로 더 높은 소스와 드레인 사이의 전위차들(ΔVSD)에서, 드레인-측 에지(160) 및 드레인-측 에지(170, 320)로부터 발생하는 국부 공핍 -- 및 부수 전기장 --은 중첩되고 부분(805)의 도전성은 감소된다.
(거리(d3)를 포함하는) HEMT의 기하학적 및 물질 특성들은, -- 일반적인 동작 조건들에서 --, 게이트-연결 필드 플레이트(140)의 하부의, 드레인-측 에지(160)의 근방의 전기장 내 국부 최대값(440)이 포화되기 시작할 때까지, 이종접합부의 부분(805)이 소스와 드레인 사이의 전위차들(ΔVSD)의 증가에 따라 본질적으로 도전성을 유지하도록, 조정될 수 있다. 그러한 동작 조건들의 일 예는, 예를 들어 실온 섭씨 150도 내 또는 실온 섭씨 125도 내이다. 기하학적 및 물질 특성들을 조정함으로써, 게이트-연결 필드 플레이트(140)의 드레인-측 에지(160) 부근의 채널 내 최대 전기장이 제한될 수 있고, 따라서 반도체 물질들(105 및/또는 110) 내 깊은 중심들의 이온화가 감소되거나 방지된다.
도 9는 그래프(920)로서, HEMT들의 일부 구현들의 OFF-상태에서의, 소스 및 게이트 전위는 고정되나 다양한 다른 단속 드레인 전위들의 경우, 소스와 드레인 사이의 이종접합부에서의 전기장을 개략적으로 나타낸다. 그래프(920)는 상당히 개략적으로 나타난 것으로, 교훈적인 그리고 도시의 목적들로 제공된 것이다. HEMT 구현들은 트레블-필드 플레이트 구조물 또는 더 높은-필드 플레이트 구조물(예를 들어, 도 2, 도 3)을 포함할 수 있다.
그래프(920)는 축(925)과 가로축(930)을 포함한다. 축(925)을 따른 수직 위치는 전기장의 크기를 의미한다. 가로축(930)을 따른 측방향 위치는 소스와 드레인 사이의 HEMT의 이종접합부를 따른 측방향 위치를 나타낸다. 가로축(930)을 따른 측방향 위치는 도시적인 목적들로 (도 2, 도 3의) HEMT들(200, 300)의 에지들(150, 160, 170, 320)로 지칭된다.
소스와 드레인 사이의 전위차(ΔVSD)는 상기 OFF 상태에서 이종접합부의 측방향 길이에 걸쳐 지지된다. 도시적인 파라미터들 하에서, 제2 소스-연결 플레이트(210)의 하부의, 드레인-측 에지(220)도 상기 이종접합부로부터의 전하 캐리어들을 공핍시키고 드레인의 근방(455) 내 전기장을 발생시킨다. 따라서, HEMT의 기하학적 그리고 물질 특성들이 조정될 수 있고 그에 따라 -- 일반적인 동작 조건들에서 -- 상기 드레인의 근방(455) 내 이종접합부의 부분이 상기 이종접합부와 제2 소스-연결 플레이트(210) 사이의 수직-방위 전압차로 인하여 공핍된다. 그러한 동작 조건들의 일 예는, 예를 들어, 실온 섭씨 150도 내 또는 실온 섭씨 125도 내이다.
이와 같은 방식으로 기하학적 및 물질 특성들을 조정함으로써, 상기 장치가 OFF 상태인 동안 상기 이종접합부와 제2 소스-연결 플레이트(210) 사이의 전위차 및 그에 따른 전기장이 감소될 수 있다. 특히, 소스와 드레인 사이의 전위차(ΔVSD)의 동일한 부분이 드레인의 근방(455)에서 이종접합부(115)를 따라 강하되기 때문에, 소스와 드레인 사이의 전체 전위차(ΔVSD)가 제2 소스 연결 플레이트(210)와 제2 소스 연결 플레이트(210) 아래에 놓이는 이종접합부(115)의 부분 사이에 인가되지 않는다. 대신에, 더 낮은 전위차가 존재하고, 이는 예를 들어 유전 파괴 및/또는 개입하는 절연 물질(들) 내로의 전하 주입의 가능성을 감소시킨다.
일부 구현들에서, HEMT들은, 적어도 짧은 시구간 동안 상기 이종접합부와 제2 소스-연결 플레이트(210) 사이에서, 소스와 드레인 사이의 최대 특정 전위차(ΔVSD)로 적어도 동작하도록 조정된, 기하학적 및 물질 특성들을 갖는다. 특히, 비록 HEMT들이 그들의 동작 수명들 중 상대적으로 많은 비율을 OFF 상태로 보내지만, 스위칭 동안 소스와 드레인 사이의 최대 동작 전위차(ΔVSD)로 도달하는 전위들이 상기 이종접합부와 제2 소스-연결 플레이트(210) 사이에서 일시적으로 나타날 수 있다. 어떠한 이론에도 구속되는 것을 바라지 않고, 이종접합부에서의 공핍 및 (재)축적 프로세스들은 상기 이종접합부의 전체 측방향 길이를 따라 균일하게 일어나지 않을 수 있다. 예를 들어, OFF 상태와 ON 상테 사이의 스위칭의 경우에, 드레인의 근방(455)의 이종접합부(115)의 부분은 이종접합부(115)의 다른 부분보다 더욱 급속하게 전하를 (재)축적할 수 있다. 이 경우, 이종접합부는 이종접합부(115)의 다른 부분들 이전에 드레인의 근방(455) 내에서 도전성이 될 수 있다. 이 일시적인 상태에서, 드레인 전압(VD)은 근방(455) 내로 연장될 수 있고 소스와 드레인 사이의 전체 전위차(ΔVSD)는 상기 이종접합부(115)의 아래에 놓이는 부분과 제2 소스-연결 플레이트(210) 사이에서 지지될 것이다.
많은 구현들이 설명되었다. 그럼에도 불구하고, 다양한 변화들이 만들어짐이 이해되어야 한다. 예를 들어, 비록 도시된 구현들은 모두 측방향-채널 HEMT들이지만, 수직 이종접합부가 형성될 수 있음을 전제로 동일한 기술들이 수직-채널 HEMT들에 적용될 수 있다. 따라서, 다른 구현들은 첨부의 청구범위의 범위 내에 있다.
Claims (27)
- 고속 전자 이동 트랜지스터(HEMT)로서,
2-차원 전자 가스가 발생하는 이종접합부를 형성하도록 배치된 제1 반도체 물질 및 제2 반도체 물질;
소스 전극, 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 상기 이종접합부 내 도전을 조절하고 드레인-측 에지를 갖는 게이트 전극;
상기 게이트 전극의 상기 드레인-측 에지 상에 배치되고 상기 드레인 전극을 향하여 측방향으로 연장되는 게이트-연결 필드 플레이트; 및
상기 게이트-연결 필드 플레이트의 드레인-측 에지 상에 배치되고 상기 드레인 전극을 향하여 측방향으로 연장되는 제2 필드 플레이트를 포함하고,
상기 HEMT는, a) 상기 HEMT의 OFF 상태에서, 그리고 b) 게이트 변동 진폭의 절대값을 초과하는 상기 소스 전극과 상기 드레인 전극 사이의 전위차에서, 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되도록 구성되고,
전하 캐리어들의 상기 공핍은 게이트 변동 진폭의 절대값을 초과하는 상기 소스 전극과 상기 드레인 전극 사이의 전위차에서 상기 게이트 전극의 상기 드레인-측 에지의 근방에서 상기 이종접합부 내 측방향 전기장을 포화시키며,
상기 HEMT의 OFF 상태에서:
a) 상기 이종접합부 내 제1 전기장은 상기 게이트-연결 필드 플레이트의 드레인-측 에지로부터 드레인-향으로(drain-ward) 연장되고,
b) 상기 이종접합부 내 제2 전기장은 상기 제2 필드 플레이트의 드레인-측 에지로부터 소스-향으로(source-ward) 연장되고,
c) 상기 제1 전기장은, 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되는 상기 소스와 상기 드레인 사이의 전위차를 초과하는 상기 소스와 상기 드레인 사이의 전위차들에서만, 상기 제2 전기장과 우선하여(first) 중첩되는, 고속 전자 이동 트랜지스터. - 청구항 1에 있어서,
상기 전하 캐리어들은 상기 게이트 변동 진폭의 절대값의 2 내지 5배 사이의 상기 소스 전극과 상기 드레인 전극 사이의 전위차에서 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는, 고속 전자 이동 트랜지스터. - 청구항 1에 있어서,
전하 캐리어들은 상기 게이트 변동 진폭의 절대값의 3 내지 4배 사이의 상기 소스 전극과 상기 드레인 전극 사이의 전위차에서 공핍되는, 고속 전자 이동 트랜지스터. - 청구항 1에 있어서,
상기 HEMT의 OFF 상태에서 그리고 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 전위차를 초과하는 상기 소스 전극과 상기 드레인 전극 사이의 전위차에서, 전하 캐리어들은 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되고,
전하 캐리어들의 상기 공핍은 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부 내 측방향 전기장을 포화시키는, 고속 전자 이동 트랜지스터. - 청구항 4에 있어서,
전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 전위차는, 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 전위차의 3 내지 5배인, 고속 전자 이동 트랜지스터. - 청구항 1에 있어서,
상기 제2 필드 플레이트의 드레인-측 에지 위에 배치되고 상기 드레인 전극을 향하여 측방향으로 연장되는 제3 필드 플레이트를 더 포함하는, 고속 전자 이동 트랜지스터. - 청구항 6에 있어서,
상기 HEMT의 OFF 상태에서 그리고 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 소스 전극과 상기 드레인 전극 사이의 전위차를 초과하는 상기 소스 전극과 상기 드레인 전극 사이의 전위차들에서, 상기 드레인 전극 근방에서 상기 이종접합부의 부분은 상기 이종접합부와 상기 제3 필드 플레이트 사이의 수직-방위 전압차(vertically-oriented voltage difference)로 인하여 공핍되는, 고속 전자 이동 트랜지스터. - 청구항 6에 있어서,
상기 제3 필드 플레이트는 소스-연결 필드 플레이트인, 고속 전자 이동 트랜지스터. - 청구항 1에 있어서,
상기 고속 전자 이동 트랜지스터는 상기 제1 및 제2 반도체 물질 위에 절연 물질의 층을 하나 이상 포함하고,
시트 캐리어 밀도가 상기 이종접합부에서 일어나며,
특정 동작 파라미터들에서 연장된 동작 후 정상 상태에 도달한 이후, 상기 절연 물질의 상기 층들 내 면적 당 전하 결함들의 개수는 상기 시트 캐리어 밀도보다 작은, 고속 전자 이동 트랜지스터. - 청구항 9에 있어서,
상기 절연 물질의 상기 층들 내 면적 당 전하 결함들의 개수는 상기 시트 캐리어 밀도의 10% 보다 작은, 고속 전자 이동 트랜지스터. - 청구항 1에 있어서,
상기 제1 및 제2 반도체 물질들은 각각 GaN 및 AlGaN인, 고속 전자 이동 트랜지스터. - 청구항 11에 있어서,
상기 게이트 전극은 알루미늄 실리콘 나이트라이드 층에 의해 상기 제2 반도체 물질로부터 고립되는, 고속 전자 이동 트랜지스터. - 고속 전자 이동 트랜지스터(HEMT)로서,
2-차원 전자 가스가 발생하는 이종접합부를 형성하도록 배치된 제1 반도체 물질 및 제2 반도체 물질;
소스 전극, 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 상기 이종접합부 내 도전을 조절하고 드레인-측 에지를 갖는 게이트 전극;
상기 게이트 전극의 드레인-측 에지 상에 배치되고 상기 드레인 전극을 향하여 측방향으로 연장되는 게이트-연결 필드 플레이트; 및
상기 게이트-연결 필드 플레이트의 드레인-측 에지 상에 배치되고 상기 드레인 전극을 향하여 측방향으로 연장되는 제2 필드 플레이트를 포함하고,
상기 HEMT의 OFF 상태에서:
a) 상기 이종접합부 내 제1 전기장은 상기 게이트-연결 필드 플레이트의 드레인-측 에지로부터 드레인-향으로(drain-ward) 연장되고,
b) 상기 이종접합부 내 제2 전기장은 상기 제2 필드 플레이트의 드레인-측 에지로부터 소스-향으로(source-ward) 연장되고,
c) 상기 제1 전기장은, 전하 캐리어들이 상기 게이트-연결 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 부분으로부터 공핍되는 상기 소스 전극과 상기 드레인 전극 사이의 전위차를 초과하는 상기 소스 전극과 상기 드레인 전극 사이의 전위차들에서만, 상기 제2 전기장과 우선하여(first) 중첩되는, 고속 전자 이동 트랜지스터. - 청구항 13에 있어서,
상기 제2 필드 플레이트의 드레인-측 에지 위에 배치되고 상기 드레인 전극을 향하여 측방향으로 연장되는 제3 필드 플레이트를 더 포함하는, 고속 전자 이동 트랜지스터. - 청구항 14에 있어서,
상기 HEMT의 OFF 상태에서 그리고 전하 캐리어들이 상기 제2 필드 플레이트의 상기 드레인-측 에지의 근방에서 상기 이종접합부의 상기 부분으로부터 공핍되는 상기 소스 전극과 상기 드레인 전극 사이의 전위차를 초과하는 상기 소스 전극과 상기 드레인 전극 사이의 전위차들에서, 상기 드레인 전극의 근방에서 상기 이종접합부의 부분은 상기 이종접합부와 상기 제3 필드 플레이트 사이의 수직-방위 전압차(vertically-oriented voltage difference)로 인하여 공핍되는, 고속 전자 이동 트랜지스터. - 기판;
상기 기판 상에 배치된 제1 활성층;
상기 제1 활성층 상에 배치된 제2 활성층으로서, 측방향 도전성 채널이 상기 제1 활성층과 상기 제2 활성층 사이에서 발생하도록 배치된, 제2 활성층;
상기 제2 활성층 상으로 배치된 소스 전극 및 드레인 전극;
상기 제2 활성층 상으로 배치된 제1 패시베이션 층;
상기 제1 패시베이션 층 상으로 배치된 게이트 전극;
상기 게이트 전극 상에 배치된 제2 패시베이션 층;
상기 드레인 전극에 가장 가까운 상기 게이트 전극의 에지를 넘어 제1 거리로 연장되는 게이트 필드 플레이트로서, 상기 게이트 필드 플레이트는 상기 제2 패시베이션 층 상에 배치된 제1 금속 패턴에 의해 한정되고, 상기 제1 금속 패턴은 상기 게이트 전극 모두 상에서 측방향으로 연장되는, 게이트 필드 플레이트;
상기 게이트 필드 플레이트 상으로 배치된 제3 패시베이션 층; 및
상기 제3 패시베이션 층 상에 배치된 제2 금속 패턴에 의해 한정된 소스 필드 플레이트인 제2 필드 플레이트를 포함하고,
상기 제2 필드 플레이트는 상기 소스 전극에 전기적으로 연결되고 상기 제1 금속 패턴 모두 상에서 측방향으로 연장되며 상기 드레인 전극에 가장 가까운 상기 제1 금속 패턴 및 상기 게이트 필드 플레이트의 에지를 넘어 제2 거리로 연장되고,
상기 제2 금속 패턴 및 상기 제2 필드 플레이트의 에지는 상기 제2 필드 플레이트와 인접한 상기 드레인 전극의 제1 연장부로부터 제3 거리만큼 분리되며,
상기 제1 거리는, 더 낮은 임계치를 넘는 이용가능 게이트 변동 진폭의 절대값보다 큰 제1 드레인 바이어스에 대하여 상기 게이트 전극 아래의 상기 측방향 도전성 채널의 부분이 핀치 오프(pinched off)되는 경우, 게이트 에지 필드 증가가 컷 오프(cut off) 되도록 선택되는 것을 특징으로 하는,
상기 제1 드레인 바이어스는 임계치를 넘는 상기 이용가능 게이트 변동 진폭의 절대값보다 2 내지 5배 더 큰 것을 특징으로 하는, 반도체 장치. - 청구항 16에 있어서,
상기 제2 금속 패턴 상으로 배치된 제4 패시베이션 층; 및
상기 제4 패시베이션 층 상으로 배치된 제3 금속 패턴에 의해 한정되는 쉴드 랩(shield wrap)을 더 포함하고,
상기 제3 금속 패턴은 상기 소스 전극에 전기적으로 연결되고 상기 측방향 도전성 채널 상에서 측방향으로 연장되어, 상기 제3 금속 패턴은 상기 제3 금속 패턴과 인접하는 상기 드레인 전극의 제2 연장부로부터 제3 거리인 에지를 갖는 것을 특징으로 하는, 반도체 장치. - 청구항 17에 있어서,
상기 제3 금속 패턴과 상기 드레인 전극의 상기 제2 연장부 사이의 에지-대-에지 거리는 2 내지 6 마이크론이고,
상기 제4 패시베이션 층의 두께는 0.5 내지 2 마이크론인 것을 특징으로 하는, 반도체 장치. - 청구항 16에 있어서,
상기 제2 거리는, 상기 게이트 전극 아래의 상기 측방향 도전성 채널의 부분이 핀치 오프(pinched off)되는 경우 상기 게이트 필드 플레이트에 의해 제공되는 게이트 에지 필드의 컷-오프 바이어스(cut-off bias)보다 더 큰 제2 드레인 바이어스에 대한 상기 게이트 필드 플레이트의 에지 필드에 대한 컷-오프를 제공하기에 충분한 것을 특징으로 하는, 반도체 장치. - 청구항 19에 있어서,
상기 제2 드레인 바이어스는 상기 제1 드레인 바이어스보다 2.5 내지 10배 더 큰 것을 특징으로 하는, 반도체 장치. - 청구항 16에 있어서,
상기 제2 거리는 적어도, 상기 드레인 전극의 에지에 가장 가까운 상기 제2 금속 패턴의 상기 에지 아래에서 상기 측방향 도전성 채널이 수직으로 핀치 오프되기 이전에 상기 제2 금속 패턴 아래의 측방향 공핍 연장부가 상기 제2 금속 패턴의 에지에 도달하지 않아야 하도록 충분히 긴 것을 특징으로 하는, 반도체 장치. - 청구항 16에 있어서,
상기 제1 거리는 1.5 내지 3.5 마이크론이고,
상기 제2 거리는 2.5 내지 7.5 마이크론이고,
상기 제3 거리는 2 내지 6 마이크론이고,
상기 게이트 전극과 상기 드레인 전극 사이의 에지-대-에지 거리는 8 내지 26 마이크론이고,
상기 제3 패시베이션 층의 두께는 0.35 내지 0.75 마이크론인 것을 특징으로 하는, 반도체 장치. - 삭제
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