JP5744346B2 - 窒化物半導体を用いたトランジスタおよびその製造方法 - Google Patents

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Description

この発明は、ＧａＮ（窒化ガリウム）に代表される窒化物半導体の高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）およびこのトランジスタの製造方法に関するものである。
ＡｌＮ（窒化アルミニウム）スペーサを有するＧａＮ ＨＥＭＴの構造を非特許文献１を例に説明する。非特許文献１の図１にＡｌＮスペーサを有するＧａＮ ＨＥＭＴの構造断面図が掲載されている。この従来構造ではチャネル層（GaN buffer）の上にＡｌＮスペーサ層（AlN）が全面に結晶成長され、その上にバリア層（AlGaN）が結晶成長され、バリア層上に窒化膜（Si3N4）、電極（ソース電極（Source）、ゲート電極（Gate）、ドレイン電極（Drain））が形成されている。この従来構造の特徴は単純にＡｌＮスペーサが全面に結晶成長されている点である。
ＧａＮ ＨＥＭＴは高出力高周波増幅器やパワースイッチ回路に用いられる。
増幅器やスイッチ回路の効率を上げるためには、ソース電極とドレイン電極の間に直列に存在するアクセス抵抗を低減する必要がある。このアクセス抵抗を低減させる手法のひとつとして、ＡｌＧａＮ（窒化アルミニウムガリウム）とＧａＮの間にＡｌＮスペーサを挿入方法がとられてきた。ＡｌＮは分極がＡｌＧａＮより大きいため、ＡｌＮスペーサを入れることで２次元電子ガス濃度が増大し、アクセス抵抗を低減することができる。
図１は、従来の窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。図１に示すとおり、この従来のＧａＮ ＨＥＭＴは、ＡｌＮスペーサを挿入したものであり、基板１、バッファ層２、チャネル層３、スペーサ層４、バリア層５、絶縁膜層６、ソース電極７、ドレイン電極８、ゲート電極９を備えている。この従来構造では、ＡｌＮスペーサ層４がゲート電極９の直下周辺も含めて全面に存在する構造になっている。
Balaji Padmanabhan，Dragica Vasileska and Stephen.M Goodnick，"Modeling Reliability of GaN/AlGaN/AlN/GaN HEMT"，ISDRS 2011，December 7-9，2011
しかしながら、例えば図１や非特許文献１に示すような従来構造のトランジスタでは、ＡｌＮスペーサを全面に挿入することによりアクセス抵抗は低減して効率が向上するが、信頼性が劣化するという課題があった。
この発明は、上記のような課題を解決するためになされたものであり、アクセス抵抗の増大を抑えつつ、信頼性の高い、窒化物半導体を用いたトランジスタおよびその製造方法を提供することを目的とする。
上記目的を達成するため、この発明は、電子が走行するチャネル層と、前記チャネル層の上方に設けられたインジウム、アルミニウム、ガリウムのうちの１つ以上と窒素とを含むバリア層と、当該バリア層の上部にゲート電極、ソース電極およびドレイン電極を具備する、窒化物半導体を用いたトランジスタにおいて、前記バリア層と前記チャネル層との間に挿入され、前記バリア層より分極が大きいスペーサ層をさらに備え、当該スペーサ層は、前記ゲート電極の直下に存在しないことを特徴とする。
この発明によれば、ゲート電極の直下にＡｌＮスペーサ層が存在しないため、従来構造のトランジスタに比べて、ゲート電極端電界が小さくなり、ゲートリーク電流が低減されて信頼性が確保される。また、ＡｌＮスペーサ層の存在しない部分の長さは、ソース電極とドレイン電極との間の距離に比べて十分小さいため、ＡｌＮスペーサ層によるアクセス抵抗の低減は従来構造と同程度に保つことができ、アクセス抵抗の増大を抑えることができる。
従来の窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。 実施の形態１における窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。 実施の形態１における音声処理部の構成の一例を示すブロック図である。 従来構造とこの実施の形態１による構造の、アクセス抵抗Ｒｏｎと逆方向ゲート電流−ＩｇｄのＷ／Ｌｇ依存性を示す図である。 基板の上に、バッファ層、チャネル層、スペーサ層、バリア層、絶縁膜層、ソース電極およびドレイン電極を形成するところまでの製造方法を示す図である。 実施の形態１において、図５に示す製造方法の後に、ゲート電極を形成する製造方法を示す図である。 実施の形態２における窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。 実施の形態３における窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。 実施の形態３において、図５に示す製造方法の後に、ゲート電極を形成する製造方法を示す図である。
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
実施の形態１．
図２は、この発明の実施の形態１における窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。なお、従来図（図１）で説明したものと同様の構成には、同一の符号を付して重複した説明を省略する。以下に示す実施の形態１では、従来図（図１）と比べると、ＡｌＮスペーサ層４が存在しない部分がある点が異なる。
図２において、Ｌｇ１０は、ゲート電極９の左右方向の長さを示し、Ｗ１１は、スペーサ層４が存在しない部分の左右方向の長さを示す。また、Ｌｓｄ１２は、ソース電極７とドレイン電極８の間の左右方向の長さを示している。なお、実際には、素子分離領域や配線などがあるが、この発明の動作とは関連がないため図示および説明を省略する。
また、この実施の形態１のＧａＮ ＨＥＭＴは単体の増幅器として利用するが、ＭＭＩＣ（monolithic microwave integrated circuit：モノリシックマイクロ波集積回路）を構成するトランジスタにも適用可能である。
基板１には、サファイア、ＳｉＣ（炭化ケイ素）、Ｓｉ（ケイ素）、ＧａＮ基板などが用いられる。特に、熱伝導率の良好な半絶縁性ＳｉＣ基板が一般的に利用されるが、半導体基板として非常に一般的なＳｉ基板も価格が安いため、よく用いられている。
バッファ層２は、基板１とチャネル層３の間に挿入される層で、チャネル層３の結晶性を向上させること、電子をチャネルに閉じ込めることを目的に、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮ、および、これらの超格子などの様々な構造が用いられる。
チャネル層３は、トランジスタ動作に必要な電子（電流）が走行する層である。典型的なチャネル層３はＧａＮであるが、ＩｎＧａＮ（インジウム窒化ガリウム）、ＡｌＧａＮやこれらの多層構造も使うことができる。
スペーサ層４は、チャネル層３とバリア層５の間に挿入されており、従来構造（図１）においては、ソース電極７とドレイン電極８の全面（ゲート電極９直下も含む全面）に存在するが、この実施の形態１における構造では、ゲート電極９直下にのみＡｌＮスペーサ層４が存在しない構造になっている。なお、この発明における直下とは、直下近傍を含むものとする。また、Ｌｇ１０の中点とＷ１１の中点の横方向の位置は一致しているとする。このスペーサ層４は、ＡｌＮに限られず、ＩｎＧａＮやＡｌＧａＮなど、バリア層５より分極が大きいものであればよい。
バリア層５は、チャネル層３に２次元電子ガスを形成するため、チャネル層３の上方に設けられ、Ｉｎ（インジウム）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）のうちの１つ以上とＮ（窒素）とを含む層である。このバリア層５としては、ＡｌＧａＮ単層がよく用いられるが、これ以外に組成、層厚、不純物濃度の異なる複数のＡｌＧａＮ、ＡｌＧａＮとＧａＮやＡｌＮとの組合せであっても、この発明の効果は得られる。
チャネル層３とＡｌＮスペーサ層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。基板１からチャネル層３に至る構造のいかなるものでも、この発明に適用できる。
バリア層５の上の絶縁膜層６は、バリア層５の表面のトラップ数を抑制するための膜としての役割を果たす。絶縁膜層６が存在する部分には材料としてＳｉＮ（窒化ケイ素）やＳｉＯ（酸化ケイ素）などドナーの役割を果たすＳｉを含む絶縁膜であればよい。Ｓｉを含んでいればドナーとしてバリア層５に電子を供給して、バリア層５表面上のトラップ数を減らすことができる。
ソース電極７、ドレイン電極８は、チャネル層３中の電流（電子）をＨＥＭＴの外に取出す電極である。このため、電極と２次元電子ガス間の抵抗をできるだけ少なくするように形成される。図２では、ソース電極７、ドレイン電極８がバリア層５に接するように形成された例を示したが、２次元電子ガス（２ＤＥＧ）に直接、接するように形成しても良い。また、ソース電極７とドレイン電極８の下にｎ＋領域を形成しても良い。
ゲート電極９は、バリア層５とショットキー接触する金属を含むように形成され、ゲート電極９下の２ＤＥＧ濃度を制御することでトランジスタ動作を実現する。ゲート電極９は、その一部が絶縁膜層６上にせり出すようなゲートフィールドプレート構造（ＧＦＰ構造）をしている。ＧＦＰ構造はバリア層５表面の電界集中を緩和する役割がある。
この実施の形態１におけるトランジスタの構造において、従来構造よりゲートリーク電流が低減されて信頼性が確保されるとともに、アクセス抵抗の低減効果が従来構造と同程度に保たれる原理について説明する。
図１に示すように従来構造はソース電極７とドレイン電極８の間にＡｌＮスペーサ層４が全面に挿入されている。ＡｌＮスペーサ層４は分極がバリア層５に比べて大きいため、バリア層５しか存在しない場合よりＡｌＮスペーサ層４を挿入することでチャネル層３に存在する２次元電子ガス濃度を増大させることができる。
そのため、ソース電極７とドレイン電極８の間に存在するアクセス抵抗を低減することができる。しかし、その反面分極が大きくなると、特にゲート電極端に集中する電界が大きくなる。ゲート電極端の電界増大は電子がゲート電極９からバリア層５へ向かうトンネル電流を増大させるため、オフ動作時の逆方向ゲートリーク電流が増大する。逆方向ゲートリーク電流の増大はＧａＮ ＨＥＭＴの信頼性を劣化させる要因となりうる。
この発明の実施の形態１におけるトランジスタの構造では、図２に示すようにゲート電極端の電界増大の原因となっていたゲート電極９直下のＡｌＮスペーサ層４を削除することでゲート電極端の電界を低減し、逆方向ゲートリーク電流を低減することができる。また、ＡｌＮスペーサ層４を削除した部分の長さＷ１１はソース電極７とドレイン電極８の間の長さＬｓｄ１２に比べて十分に小さいので、ＡｌＮスペーサ層４を削除したとしてもアクセス抵抗の低減効果は従来構造とほぼ同等に保たれると考えられる。
上記で述べた原理をデバイスシミュレーションで検証した。図１に示す従来構造と図２に示すこの発明の実施の形態１における構造のＧａＮ ＨＥＭＴで、ゲート電圧−５Ｖ、ドレイン電圧３０Ｖとしたときのバリア層５の表面から０．５ｎｍ下の電界を計算した。チャネル層３はＧａＮ、スペーサ層４はＡｌＮ、バリア層５はＡｌＧａＮ（Ａｌ組成：０．２３）とした。また、チャネル層３の厚みは１．２μｍ、スペーサ層４の厚みは１ｎｍ、バリア層５の厚みは２０ｎｍとした。
また、この発明の実施の形態１の構造におけるＡｌＮスペーサ層４を削除した部分の長さＷ１１のゲート長Ｌｇ１０に対する比（Ｗ／Ｌｇ）は「２」とした。ＡｌＮスペーサ層４が存在する部分の分極はＡｌＧａＮのバリア層５の分極とＡｌＮスペーサ層４の分極の平均値で５．２７Ｅ−１２ｃｍ−３とし、ＡｌＮスペーサ層４が存在しない部分の分極はＡｌＧａＮのバリア層５の分極８．８５Ｅ−１２ｃｍ−３に設定した。
図３は、バリア層５の表面から０．５ｎｍ下の、横方向距離（横方向の中心からの位置）に対するゲート電極端の電界を示す図である。この図３に示すように、この実施の形態１における構造では、従来構造に比べて、ゲート電極近傍の電界を低減できていることがわかる。
図４は、従来構造とこの実施の形態１による構造の、アクセス抵抗Ｒｏｎと逆方向ゲートリーク電流−ＩｇｄのＷ／Ｌｇ依存性を示す図である。従来構造においてはＷ＝０であるので、図４における横軸Ｗ／Ｌｇ＝０のときの値が、従来構造におけるアクセス抵抗Ｒｏｎと−Ｖｇｄ＝１００Ｖであるときの逆方向ゲートリーク電流−Ｉｇｄを示している。
そして、この発明の実施の形態１による構造では、図４に示すように、Ｗ／Ｌｇが２までは逆方向電流−Ｉｇｄは大幅に低減されるが、Ｗ／Ｌｇが２より大きくなると（ＷがＬｇの２倍になると）、逆方向電流−Ｉｇｄは徐々に飽和することがわかる。
また、アクセス抵抗Ｒｏｎは、Ｗ／Ｌｇが増大すると増大する。これはＷ／Ｌｇが増大するとＬｓｄ１２に対するＡｌＮスペーサ層４が存在する長さが減少するためＡｌＮスペーサによる２次元電子ガス増大効果が薄れるためである。Ｗ／Ｌｇが２のとき、すなわち、スペーサ層４が存在しない部分の左右方向の長さＷ１１が、ゲート電極９の左右方向の長さＬｇ１０の２倍のときに、ＡｌＮスペーサ層４が削除されている部分がゲート電極９直下であるため、アクセス抵抗Ｒｏｎの増大を抑えつつ、逆方向ゲートリーク電流−Ｉｇｄを大幅に低減できると言える。
ここまでは、この発明の実施の形態１における構造およびその動作について述べ、その有効性を計算にて実証した。次に、この実施の形態１におけるＧａＮ ＨＥＭＴの製造方法について、図５および図６を参照しながら具体的に説明する。
図５は、基板１の上に、バッファ層２、チャネル層３、スペーサ層４、バリア層５、絶縁膜層６、ソース電極７およびドレイン電極８を形成するところまでの製造方法を示す図である。また図６は、その後にゲート電極９を形成する製造方法を示す図である。
まず、図５（ａ）に示すように、基板１の上にバッファ層２、チャネル層３、スペーサ層４を形成する。これにはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー法）を用いることができる。スペーサ層４はＡｌＮだけでなくバリア層５より分極が大きい物質であればよい。この、チャネル層３の上にスペーサ層４を形成するところまでの製造方法は、従来と同じである。
次に、図５（ｂ）に示すように、写真製版でゲート電極９直下のＡｌＮスペーサ層４を除去する領域に開口を持ったパターンをレジスト１３で形成する。すなわち、スペーサ層４の上に、当該スペーサ層４を除去する部分を除いてレジスト１３をパターニングする。
そして、パターニングされたレジスト１３をマスクとして用いて、ゲート電極９の直下となる領域のＡｌＮスペーサ層４をエッチングにより除去してから、パターニングされたレジスト１３を取り除く。
次に、図５（ｃ）に示すように、チャネル層３およびＡｌＮスペーサ層４の上部にバリア層５を再成長させて形成する。これにはＭＯＣＶＤを用いることができる。
さらに、図５（ｄ）に示すように、バリア層５の上に絶縁膜層６を形成する。絶縁膜層６の材料はＳｉＮ、ＳｉＯが典型的であるがＳｉを含んだ絶縁膜であれば他の材料であっても良い。
そして、図５（ｅ）に示すように、ソース電極７、ドレイン電極８を形成するため、レジストやＳｉＯなどのマスクにソース電極７、ドレイン電極８が形成される位置に対応する部分の絶縁膜層６を除去する。その後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌなどの金属形成をし、熱処理することでソース電極７、ドレイン電極８を形成することができる。この工程で、Ｓｉイオンなどのドーパントを注入し、電気的に活性化する熱処理を追加することも可能である。
次に、図６（ａ）に示すように、写真製版でゲート電極となる領域に開口を持ったパターンをレジスト１３で形成する。すなわち、絶縁膜層６、ソース電極７およびドレイン電極８の上に、ゲート電極９を形成する部分を除いてレジスト１３を再パターニングする。
そして、図６（ｂ）に示すように、再パターニングされたレジスト１３をマスクとして用いて、ゲート電極９となる領域の絶縁膜層６をエッチングにより除去してから、再パターニングされたレジスト１３を取り除く。
次に、図６（ｃ）に示すように、写真製版で絶縁膜層６上にもゲート電極９が形成されるように、図６（ｂ）でエッチングした領域より大きい開口を持ったパターンをレジスト１３で形成する。すなわち、絶縁膜層６をエッチング除去した領域より大きい開口を持ったレジスト１３を最終パターニングする。
その後、絶縁膜層６をエッチング除去した領域および絶縁膜層６の上にゲート電極９を形成し、最終パターニングされたレジストを除去する。具体的には、ショットキー特性を持つ金属を蒸着（ＥＢ（electron beam：電子ビーム）蒸着やスパッタ法が使用できる）し、レジスト１３を除去（リフトオフ）することで、図２に示すような構造を形成できる。最後に、保護膜や配線、ビアホール配線、容量、抵抗等を必要に応じて作製するが、ここでは図示および説明を省略する。
以上のように、この実施の形態１によれば、ゲート電極の直下にＡｌＮスペーサ層が存在しないため、従来構造のトランジスタに比べて、ゲート電極端電界が小さくなり、ゲートリーク電流が低減されて信頼性が確保される。また、ＡｌＮスペーサ層の存在しない部分の長さは、ソース電極とドレイン電極との間の距離に比べて十分小さいため、ＡｌＮスペーサ層によるアクセス抵抗の低減は従来構造と同程度に保つことができ、アクセス抵抗の増大を抑えることができる。
実施の形態２．
図７は、この発明の実施の形態２における窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。なお、従来図（図１）および実施の形態１で説明したものと同様の構成には、同一の符号を付して重複した説明を省略する。以下に示す実施の形態２では、実施の形態１と比べると、ゲート電極９の構造が異なっており、絶縁膜層６上のゲート電極９が２段構造になっている。
このように、ゲート電極９を２段にすることでエッジが増えるため、ゲート電極端に集中する電界を分散する効果が大きくなる。そのため、実施の形態１の場合より大きな電界低減が可能になり、逆方向ゲートリーク電流が低減し、さらに信頼性が向上する。
また、この実施の形態２のＧａＮ ＨＥＭＴについても、基板１の上に、バッファ層２、チャネル層３、スペーサ層４、バリア層５、絶縁膜層６、ソース電極７およびドレイン電極８を形成するところまでの製造方法については、実施の形態１において図６を用いて説明した方法と同じである。
次に、図６（ａ）に示すように、写真製版でゲート電極となる領域に開口を持ったパターンをレジスト１３で形成するのも実施の形態１と同じである。
ここで、図７に示す構造を形成する場合は、絶縁膜層６を形成する際にウエットエッチングのエッチングレートが異なる２種類の絶縁膜を形成する必要がある。そこで、２種類の絶縁膜のうちエッチングレートが遅い絶縁膜を下層にし、エッチングレートが早い絶縁膜を上層にして２層構造にする。この２層構造の形成方法としては、ｃａｔ−ＣＶＤ（Catalytic Chemical Vapor Deposition：触媒化学気相成長法）、プラズマＣＶＤ、スパッタなど、様々な方法がある。
このように絶縁膜層６をエッチングレートが異なる２層構造にするため、図６（ｂ）に示すように、ゲート電極となる領域の絶縁膜層６をエッチングした後、レジスト１３をとる前に上層のみウエットエッチングする。絶縁膜層６の２層のうち、上層はエッチングレートが早いのでエッチング部分の側面を２段にすることができ、実施の形態２における２層構造の絶縁膜層６を形成することができる。
その後、レジスト１３を取り除いた後に、図６（ｃ）に示すように写真製版で絶縁膜６上にもゲート電極９が形成されるように、図６（ｂ）でエッチングした領域より大きい開口を持ったパターンをレジスト１３で形成する。
そして、ショットキー特性を持つ金属を蒸着（ＥＢ（electron beam：電子ビーム）蒸着やスパッタ法が使用できる）し、レジスト１３を除去（リフトオフ）することで、図７に示すような構造を形成できる。最後に、保護膜や配線、ビアホール配線、容量、抵抗等を必要に応じて作製するが、ここでは図示および説明を省略する。
以上のように、この実施の形態２によれば、ゲート電極が２段構造になっていることにより、エッジが増え、ゲート電極端に集中する電界を分散する効果が大きくなるため、実施の形態１におけるトランジスタよりも大きな電界低減が可能になり、逆方向ゲートリーク電流が低減し、さらに信頼性が向上する。
実施の形態３．
図８は、この発明の実施の形態３における窒化物半導体を用いた高電子移動度トランジスタ（ＧａＮ ＨＥＭＴ）の構造の一例を示す模式断面図である。なお、従来図（図１）および実施の形態１，２で説明したものと同様の構成には、同一の符号を付して重複した説明を省略する。以下に示す実施の形態３では、実施の形態１と比べると、ゲート電極９の構造が異なっており、絶縁膜層６上のゲート電極９の側面が斜め構造になっている。
このように、ゲート電極９を斜めにすることで電界が平均化されるため、ゲート電極端に集中する電界を低減できる。そのため、実施の形態１の場合より大きな電界低減が可能になり、逆方向ゲートリーク電流が低減し、さらに信頼性が向上する。
また、この実施の形態３のＧａＮ ＨＥＭＴについても、基板１の上に、バッファ層２、チャネル層３、スペーサ層４、バリア層５、絶縁膜層６、ソース電極７およびドレイン電極８を形成するところまでの製造方法については、実施の形態１において図５を用いて説明した方法と同じである。
図９は、実施の形態３において、図５に示す製造方法の後に、ゲート電極９を形成する製造方法を示す図である。
図９（ａ）に示すように、写真製版でゲート電極となる領域に開口を持ったパターンをレジスト１３で形成する。
そして、図９（ｂ）に示すように、この時のエッチングの条件によってエッチング部分の側面を斜めにして、エッチングによってゲート電極となる領域の絶縁膜層６を除去してから、レジスト１３を取り除く。
その後、図６（ｃ）に示すように写真製版で絶縁膜層６上にもゲート電極９が形成されるように、図９（ｂ）でエッチングした領域より大きい開口を持ったパターンをレジスト１３で形成する。
そして、ショットキー特性を持つ金属を蒸着（ＥＢ（electron beam：電子ビーム）蒸着やスパッタ法が使用できる）し、レジスト１３を除去（リフトオフ）することで、図８に示すような構造を形成できる。最後に、保護膜や配線、ビアホール配線、容量、抵抗等を必要に応じて作製するが、ここでは図示および説明を省略する。
以上のように、この実施の形態３によれば、ゲート電極の側面が斜めになっていることにより、電界が平均化され、ゲート電極端に集中する電界を低減できるため、実施の形態１におけるトランジスタよりも大きな電界低減が可能になり、逆方向ゲートリーク電流が低減し、さらに信頼性が向上する。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明の窒化物半導体を用いたトランジスタおよびその製造方法は、増幅器やパワースイッチ回路に適用することができる。
１ 基板、２ バッファ層、３ チャネル層、４ スペーサ層、５ バリア層、６ 絶縁膜層、７ ソース電極、８ ドレイン電極、９ ゲート電極、１０ ゲート電極９の長さ（Ｌｇ）、１１ スペーサ層４が存在しない部分の長さ（Ｗ）、１２ ソース電極７とドレイン電極８の間の長さ（Ｌｓｄ）、１３ レジスト。

Claims (6)

  1. 電子が走行するチャネル層と、前記チャネル層の上方に設けられたインジウム、アルミニウム、ガリウムのうちの１つ以上と窒素とを含むバリア層と、当該バリア層の上部にゲート電極、ソース電極およびドレイン電極を具備する、窒化物半導体を用いたトランジスタにおいて、
    前記バリア層と前記チャネル層との間に挿入され、前記バリア層より分極が大きいスペーサ層をさらに備え、
    当該スペーサ層は、前記ゲート電極の直下に存在しない
    ことを特徴とする窒化物半導体を用いたトランジスタ。
  2. 前記スペーサ層が窒化アルミニウムであることを特徴とする請求項１記載のトランジスタ。
  3. 前記スペーサ層が存在しない部分の左右方向の長さが、前記ゲート電極の左右方向の長さの２倍であることを特徴とする請求項１記載のトランジスタ。
  4. 前記ゲート電極が２段構造になっていることを特徴とする請求項１記載のトランジスタ。
  5. 前記ゲート電極の側面が斜めになっていることを特徴とする請求項１記載のトランジスタ。
  6. 電子が走行するチャネル層と、前記チャネル層の上方に設けられたインジウム、アルミニウム、ガリウムのうちの１つ以上と窒素とを含むバリア層と、当該バリア層の上部にゲート電極、ソース電極およびドレイン電極を具備する、窒化物半導体を用いたトランジスタの製造方法であって、
    前記チャネル層の上に、前記バリア層より分極が大きいスペーサ層を形成するステップと、
    前記スペーサ層の上に、当該スペーサ層を除去する部分を除いてレジストをパターニングするステップと、
    前記パターニングされたレジストをマスクとして用いて前記ゲート電極の直下となる領域の前記スペーサ層をエッチング除去するステップと、
    前記パターニングされたレジストを除去するステップと、
    前記チャネル層および前記スペーサ層の上部に前記バリア層を形成するステップと、
    前記バリア層の上に絶縁膜層を形成するステップと、
    前記ソース電極および前記ドレイン電極が形成される位置に対応する前記絶縁膜層を除去した後に、前記ソース電極および前記ドレイン電極を形成するステップと、
    前記絶縁膜層、前記ソース電極および前記ドレイン電極の上に、前記ゲート電極を形成する部分を除いてレジストを再パターニングするステップと、
    前記再パターニングされたレジストをマスクとして用いて前記ゲート電極となる領域の前記絶縁膜層をエッチング除去するステップと、
    前記再パターニングされたレジストを除去するステップと、
    前記絶縁膜層をエッチング除去した領域より大きい開口を持ったレジストを最終パターニングするステップと、
    前記絶縁膜層をエッチング除去した領域および前記絶縁膜層の上に前記ゲート電極を形成するステップと、
    前記最終パターニングされたレジストを除去するステップと
    を備えることを特徴とするトランジスタの製造方法。
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