JPS63193570A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63193570A
JPS63193570A JP2653887A JP2653887A JPS63193570A JP S63193570 A JPS63193570 A JP S63193570A JP 2653887 A JP2653887 A JP 2653887A JP 2653887 A JP2653887 A JP 2653887A JP S63193570 A JPS63193570 A JP S63193570A
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JP
Japan
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gate
aluminum
source
gaas
pattern
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Pending
Application number
JP2653887A
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English (en)
Inventor
Nobuyuki Matsumoto
信之 松本
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、GaAsの高周波デバイスの微細ゲートパタ
ーンの形成にかかわるものであり、特に微細化によって
生ずるゲートの高抵抗化を防ぎ、微細なレジストパター
ンを必要としない半導体装置の製造方法に関するもので
ある。
〈従来の技術〉 半導体デバイス、特に高周波デバイスの低雑音化をめざ
して加工は益々微細化しているが、最近ではFJB露光
機等を用いて01〜0.2μmレベルのゲートの形成が
なされている。化合物半導体、中でもGaAsデバイス
は、そのキャリア移動度の高速性からSiにかわる次世
代材料として非常に注目を集め、また高周波素子では実
用化の段階まで技術が高められている。
一般に、GaAs等の化合物半導体で形成されるFET
ば、MES構造(メタル−半導体接触)をとり、そのゲ
ート形成は、レジスト等にパターンを形成した後、金属
を表面に蒸着等で全面析出させ、レジストが可溶な有機
溶媒に浸しパターン以外の部分を取り去るリフトオフ法
が良く用いられる。この方法の問題点は、微細なゲート
パターンを得る場合、更に微細なレジストパターンが必
要なことであり、このため上記したEB露光機等が用い
られることになる。
また、他のゲート形成法として、エツチングによって金
属を細らせてゆき、所望のゲート長を得るエツチング法
があり、レジストによるパターンもリフトオフ法よりも
微細化しなくて済む長所がある。
〈発明が解決しようとする問題点ン しかしながら、GaAsのゲート形成法として上記のよ
うなエツチング法を用いた場合、化合物半導体の表面は
酸、アルカリの水溶液に非常に弱く、ゲート金属ととも
に溶解してしまう問題があって適用できなかった。即ち
、GaAsのゲート形成法として上記したエツチング法
を用いる場合、前述のようにゲート形成を行い、酸性水
溶液に浸すとゲートの回りのGaA sがエツチングを
受は素子の活性層が溶けてソース・ドレイ/間に電流が
流れない現象が生ずる問題点があった。
また、ゲートの微細化に伴いゲート抵抗の増大が生じ、
素子の特性に悪影響を及ぼすようになるため、T型の断
面を持つゲートが提案されているが、リフトオフ法で形
成するとプロセス的に複雑で生産性が悪いという問題が
生じる。
本発明は上記の点に鑑みて創案されたものであり、Ga
As上での前述したエツチング法によるゲート形成法を
可能せしめ、低抵抗で、微細なゲートパターンを得る半
導体装置の製造方法を提供することを目的としている。
く問題点を解決するための手段及びその解決原理〉上記
の目的を達成するため、本発明の半導体装置の製造方法
は、任意のパターン状に任意の不純物濃度を持つGaA
sウェハー上にアルミニウム−チタン−金よりなるショ
ットキー接合を持つ三層構造ゲート及び、オーミック接
合を持つソース。
ドレイン電極を形成する第1の工程と、この第1の工程
で形成されたソース・ドレイン電極をアルミニウムによ
り配線し短絡させる第2の工程と、上記のソース・ドレ
イン電極を外部と導通させ、その後レジストパターンに
よってゲート部分を露出させる第3の工程と、試料極と
して上記の第3の工程で得られた試料を、対極として白
金またはニッケル、及び参照電極として飽和カロメル電
極を用意したpH3〜1の弱酸性から酸性水溶液中に入
れ、飽和カロメル電極に対して−0,1〜−1Vの範囲
で、ソース・ドレイン電極を分極させつつ、ゲート部分
のアルミニウムのエツチングを酸性溶液により行う第4
の工程とからなる金属ゲート形成工程を含むように構成
している。
本発明は上記のように構成されているが、次に本発明の
構成原理について説明する。
上記したように、GaAsのゲート形成法とじてエツチ
ング法を用いる場合、ゲートの回9のGaAsがエツチ
ングを受け、素子の活性層が溶けてソース・ドレイ/間
に電流が流れない現象が生ずる。
即ち一般に、半導体が水溶液と接触状態にある場合、金
属との接触で見られるようなショットキー接触がその界
面で生じていることが知られているが、上述の場合、ゲ
ート金属・半導体で生ずる金属・半導体界面と半導体バ
ルクのポテンシャル差(Pm、−バリヤハイド)より溶
液・半導体界面とバルクのポテンシャル差(Ps)の方
が大きいため室温生成しているホールは溶液・半導体界
面の特定部分に集中してGaAsを酸化して溶出せしめ
るものと考えられる。
したがって溶出を防ぐためには、Ps<Pmの情況を作
り出せばよく、そのための方法として、(1)半導体バ
ルクのポテンシャルを高めPsを小さくする。
(2)  Pmが大きい金属全ゲートに用いる。
の二つの方法がある。
上記(2)の場合、ショットキー接触を作る金属はほと
んどが同じパリャーノ・イトを示し、またGaAsのバ
ンドギャップが約1.4Vと小さいためPmを大きくす
ることは困難であると考えられる。一方、(1)の方法
を行うには、バルクのエネルギーポテンシャルを引き上
げればよいので、水溶液中の参照電極に対し、(−)側
【分極することによって達成される。この際、ソース・
ドレイン両電極は、GaAsとオーミック接触を形成し
ているので、これらを短絡し外部のポテンシオスタット
と結線することにより容易に行える。
しかし、単にゲート部分を細くするだけでは、ゲート抵
抗の増大を招き素子の特性に憂い影響を与えるので、下
層に酸性水溶液でエツチングを受けやすく、上層に低抵
抗でエツチングを受けにくい金属といった多層構造にす
れば、低抵抗で実行ゲート長の微細なゲートが形成され
る。
このような特徴を持つ金属として、下層にアルミニウム
を用いると共に上層に金を用いることが考えられるが、
これらの二層構造の場合、界面で高抵抗を持つ層が生じ
て目的が達せられない。しかしながらアルミニウム/チ
タン/金の三層構造の場合には、上記の目的に合致する
ため、本発明を実施するに当ってはこの構造を採用して
いる。
〈実施例〉 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第1図乃至第5図は、それぞれ本発明の一実施例の工程
を示す図である。
まず、第1図に示すように半絶縁性GaAs基板7上に
n型不純物をドープしてn−GaAs層5を形成し、更
にソース、ドレイン電極形成位置に対応してn”−Ga
As層6,6を形成し、該n”−GaAs層6,6上に
オーミック接触を持つソース、ドレイン電極1,1を形
成し、更に両電極1,1間にゲートパターンをレジスト
により形成し、アルミニウム、チタン、金の順に蒸着し
てリフトオフ法により、例えばゲート長2μm1幅30
0μmのアルミニウム/チタン/金よりなるゲートを形
成した(第1の工程)0また、アルミニウム4.チタン
3及び金2の厚みは、それぞれ0.5μm、0.1μm
0.8μmになるように蒸着を行なった。
次に、上記の第1の工程で形成したソース・ドレイン両
極1.1を短絡し、外部と導通がとれるようにレジスト
でパターンを形成した後、アルミニウムを1.0μmの
厚さKなるように蒸着し、リフトオフ法により第2図に
示すようにアルミニウムによる配線パターン8を形成し
た(第2の工程〕。
次に第3図に示すように、全面をレジストで覆いい、ゲ
ート金属缶周辺が露出し、ゲート回りを0.5μmfつ
広ケた開口(レジスト)パターン9カロメル電極(SC
E)、対極(白金もしくはニッケルのネット)14を第
4図に示すようにボテ浸シ、ポテンシオスタット(PS
)11を操作して、参照電極(SCE)に対して−0,
1〜−1,OVに分極させた。また電解液15は窒素に
よりパージして溶存酸素を出来る限り抑えた0このとき
試料12の表面状態や、不純物濃度によって最適な印加
電圧は異なるので、あらかじめ平衡電位を測定し、その
電位より0.5 V (−)側に印加することにより再
現性の良い結果が得られた。
電解液15に浸すと同時に試料12に設定電圧を印加し
、アルミニウムのエツチングを任意時間行い電解液から
取り去りエチルアルコール等の水分を溶かす有機溶媒中
で洗浄して、一連の第4の工程を実行した。
このようにして得られたゲートの形状は第5図に示すよ
うに断面がT型になりゲートの実行部分が細く、かつゲ
ート抵抗を低くできるものであった0 上記の第4の工程を具体的数値例を挙げてよシ詳細に説
明すると、ゲート回9を0.5μmずつ広げた開ロバタ
ーンの形成された試料を試料極12として、第4図に示
すようにポテンシオスタット(PS)11と結線し、参
照電極にはSCE (飽和カロメル電極)13を用い、
対極には白金のネット14を使用した。電解液15は、
濃塩酸を純水により薄めpH=3になるようにアンモニ
ア水で調製し、25℃に保った。
電解液15をポリエチレン製のビーカー16に入れ、5
分以上窒素を吹き込み溶存酸素を除いた後、試料極(T
E)12、参照電極(RE)13、対極(CE ) 1
4をこの電解液15に入れ、psllを操作し5CE1
3に対して、−1,OV印加した0 10秒後、置2の印加電圧を切り、エチルアルコール中
で充分に洗浄したのちゲート部を走査型電子顕微鏡によ
り観察すると、第5図に示したように断面がT型の形状
が得られ、またGaAs面の溶出は認められなかった。
また、電解液のpHは1〜3で、更に分極させる範囲は
−0,1〜〜1.0V(vsSCF)で実施することに
より上記実施例と同様の結果が得られた。
〈発明の効果〉 以上説明したごとく本発明によれば、GaAs上におい
てゲートをエツチング法により加工することができ、微
細なパターン形成を必要としないでサブミクロンのゲー
トを得ることができるので、高周波素子の製造に好適で
あり、工業的利用価値は高い。
【図面の簡単な説明】
第1図乃至第5図はそれぞれ本発明の半導体装置の製造
方法の一実施例の各工程を説明するための工程図である
。 1.1・・・ソース、ドレイン電極(オーミック電極)
、2・・・金、3・・・チタン、4・・・アルミニウム
、7・・・半絶縁性GaAs基板、8 ・アルミニウム
配線、11・・・ポテンシオスタット、12・・・試料
極、13・・・参照電極、14・・・対極ネット。 代理人 弁理士 杉 山 毅 至(他1名)属l 図 第217I 第3 図 ′P、4  図 e nf層 CσJJ 7 B、r、  GaAs 真5 図

Claims (1)

  1. 【特許請求の範囲】 1、任意のパターン状に任意の不純物濃度をもつGaA
    sウェハー上にアルミニウム−チタン−金よりなるショ
    ットキー接合をもつ三層構造ゲート及び、オーミック接
    合をもつソース、ドレイン電極を形成する第1の工程と
    、 前記第1の工程で形成されたソース−ドレイン電極をア
    ルミニウムにより配線し短絡させる第2の工程と、 前記ソース−ドレイン電極を外部と導通させ、その後レ
    ジストパターンによってゲート部分を露出させる第3の
    工程と、 試料極として前記第3の工程で得られた試料を、対極と
    して白金またはニッケル、及び参照電極として飽和カロ
    メル電極を用意したpH3〜1の弱酸性から酸性水溶液
    中に入れ、飽和カロメル電極に対し−0.1〜−1Vの
    範囲でソース−ドレイン電極を分極させつつ、ゲート部
    分のアルミニウムのエッチングを酸性溶液により行う第
    4の工程と からなる金属ゲート形成工程を含んでなることを特徴と
    する半導体装置の製造方法。
JP2653887A 1987-02-06 1987-02-06 半導体装置の製造方法 Pending JPS63193570A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02102544A (ja) * 1988-10-12 1990-04-16 Mitsubishi Electric Corp 半導体装置
US8722474B2 (en) 2011-12-13 2014-05-13 Electronics And Telecommunications Research Institute Semiconductor device including stepped gate electrode and fabrication method thereof
US8841154B2 (en) 2012-07-11 2014-09-23 Electronics And Telecommunications Research Institute Method of manufacturing field effect type compound semiconductor device
US9634112B2 (en) 2012-12-12 2017-04-25 Electronics And Telecommunications Research Institute Field effect transistor and method of fabricating the same

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