JPS59130479A - シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS59130479A JPS59130479A JP569583A JP569583A JPS59130479A JP S59130479 A JPS59130479 A JP S59130479A JP 569583 A JP569583 A JP 569583A JP 569583 A JP569583 A JP 569583A JP S59130479 A JPS59130479 A JP S59130479A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はショットキ障壁ゲート型電界効果トランジスタ
の製造方法に関する。
の製造方法に関する。
ショットキ障壁ゲート型電界効果トランジスタ、特にＧ
ａ Ａ ｓ半導体を用いたＧ ａ Ａ ｓショットキ
ー障壁ゲート型電界効果トランジスタ（以下ＧａＡｓ・
ＭＥＳＦＢＴと記す）は、遮断周波数ｆＴが８１バイポ
ーラ・トランジスタよりも数倍高いことから、マイクロ
波増幅素子用としてのみならす超高速スイッチング素子
とし￥−江目され、精力的に研究開発が進められている
。
ａ Ａ ｓ半導体を用いたＧ ａ Ａ ｓショットキ
ー障壁ゲート型電界効果トランジスタ（以下ＧａＡｓ・
ＭＥＳＦＢＴと記す）は、遮断周波数ｆＴが８１バイポ
ーラ・トランジスタよりも数倍高いことから、マイクロ
波増幅素子用としてのみならす超高速スイッチング素子
とし￥−江目され、精力的に研究開発が進められている
。
ＧａＡｓ ＊ ＭＥ Ｓ Ｂ”ＥＴの動作周波数及び動
作速度の向上に於て重要な点の１つにゲート・ソース間
、あるいはゲート・ドレイン間の直列寄生抵抗几Ｓ。
作速度の向上に於て重要な点の１つにゲート・ソース間
、あるいはゲート・ドレイン間の直列寄生抵抗几Ｓ。
ＲＤの低減が有る。几Ｓ、几りを小さくメするための最
も単純な方法は、ゲート・ソース間、ゲート・ドレイン
間の距離を極力短かくすることであるが、通常のマスク
合わせによる方法に於ては、目合わせマージンを考慮す
ると電極間隔は１μｍ程度以下にすることは実用上不可
能である。従って、電極間隔の狭い矩型極間構造を実現
するには自己整合的プロセスである必要がある。この様
な観点から、ゲート、ソース、ドレインの各電極を自己
整合的に形成する方法として種々提案されている。それ
らの中で最も一般的な方法について説明する。
も単純な方法は、ゲート・ソース間、ゲート・ドレイン
間の距離を極力短かくすることであるが、通常のマスク
合わせによる方法に於ては、目合わせマージンを考慮す
ると電極間隔は１μｍ程度以下にすることは実用上不可
能である。従って、電極間隔の狭い矩型極間構造を実現
するには自己整合的プロセスである必要がある。この様
な観点から、ゲート、ソース、ドレインの各電極を自己
整合的に形成する方法として種々提案されている。それ
らの中で最も一般的な方法について説明する。
第１図（ａ）〜（ｃ）は従来のＧａＡｓ −ＭＥ Ｓ
Ｆ’ＥＴの製造方法を説明するための工程順に示した断
面図である。
Ｆ’ＥＴの製造方法を説明するための工程順に示した断
面図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１１に、例えばキャリア密度Ｉ Ｘ １０” ｃｍ−
”。
板１１に、例えばキャリア密度Ｉ Ｘ １０” ｃｍ−
”。
厚さ２０００Ａのｎ型Ｇ ａ Ａ ｓ動作層１２を形成
し、その上にＡｌ！層１３を約３０００λの厚さに被着
する。ケート電極を形成する領域に、例えばＣｒ等ツバ
ターン１４を３００ＯＡの厚さにリフトオフ法を用いて
形成する。
し、その上にＡｌ！層１３を約３０００λの厚さに被着
する。ケート電極を形成する領域に、例えばＣｒ等ツバ
ターン１４を３００ＯＡの厚さにリフトオフ法を用いて
形成する。
次に、第１図（ｂ）に示すように、Ｃｒパターン１４全
マスクとしてＡ１層１３を、例えばリン酸（Ｈ３ｐｏ４
）等によυエツチングする。このＩｌｌはオーバー気味
にエツチングし図示の如（Ｃｒよりなる傘１５を作る。
マスクとしてＡ１層１３を、例えばリン酸（Ｈ３ｐｏ４
）等によυエツチングする。このＩｌｌはオーバー気味
にエツチングし図示の如（Ｃｒよりなる傘１５を作る。
次に、第１図（Ｃ）に示すように、オーム性金属、例え
ばＡ ｕ Ｇ ｅを蒸着し、熱処理を施すことによりソ
ース、ドレイン電極１６．１７を形成する。この様な方
法を用いれは、ソース１６・ゲート１８間距離、ドレイ
ン１７・ゲート１８間距離が傘１５の長さに相当するＧ
ａＡｓ−ＭＥＳＦＥＴが自己整合的に得られる。
ばＡ ｕ Ｇ ｅを蒸着し、熱処理を施すことによりソ
ース、ドレイン電極１６．１７を形成する。この様な方
法を用いれは、ソース１６・ゲート１８間距離、ドレイ
ン１７・ゲート１８間距離が傘１５の長さに相当するＧ
ａＡｓ−ＭＥＳＦＥＴが自己整合的に得られる。
しかしながら、上述の如き従来の方法においてはｓ Ａ
ｕ Ｇ ｅが斜め方向−（１、矢印の方向）から蒸着
された場合に非常に大きな間騨が生じる。すなわち第２
図に示すごとく、ソースあるいはドレイン電極がゲート
電極と接触する様なことが起りうる。
ｕ Ｇ ｅが斜め方向−（１、矢印の方向）から蒸着
された場合に非常に大きな間騨が生じる。すなわち第２
図に示すごとく、ソースあるいはドレイン電極がゲート
電極と接触する様なことが起りうる。
これは傘の長さを狭くして、電極間隔を短かくしようと
すればする稚虫じやすい。この問題を防ぐためにはＡ
ｕ Ｇ ｅをＧ ａ Ａ ｓウエーノ・に対し正しく直
角方向から魚屑すればよいが、ウエーノ・が大きくなれ
はなる程ウェーハ全面でこの様な条件は満たされなくな
る。このように従来の方法では、ソース、ドレイン電極
とゲート電極との接触による短絡不良が発生しやすいと
いう欠点があった。
すればする稚虫じやすい。この問題を防ぐためにはＡ
ｕ Ｇ ｅをＧ ａ Ａ ｓウエーノ・に対し正しく直
角方向から魚屑すればよいが、ウエーノ・が大きくなれ
はなる程ウェーハ全面でこの様な条件は満たされなくな
る。このように従来の方法では、ソース、ドレイン電極
とゲート電極との接触による短絡不良が発生しやすいと
いう欠点があった。
本発明の目的は、上記欠点を除去し、ソース。
ドレイン電極とゲート電極との短絡不良をなくシ。
製造歩留を向上させるショットキ障壁ゲート型電界効果
トランジスタの製造方法を提供することにある。
トランジスタの製造方法を提供することにある。
本発明によれば、半導体結晶上に第１の金属膜を被着す
る工程と、該第１の金属膜の表面のゲート電極を形成し
ようとする領域に前記第１の金属膜よりも耐エツチング
性の強い第２の金属膜のパターンを形成する工程と、該
第２の金属、膜パターンをマスクにして前記第１の金属
膜を選択除去し。
る工程と、該第１の金属膜の表面のゲート電極を形成し
ようとする領域に前記第１の金属膜よりも耐エツチング
性の強い第２の金属膜のパターンを形成する工程と、該
第２の金属、膜パターンをマスクにして前記第１の金属
膜を選択除去し。
更に前記第１の金属膜が前記第２の金属膜に対してアン
ダーカットとなり第１の金属膜と第２の金属膜とが傘状
となるように横方向にエツチングする工程と、全面にポ
ジ型ホトレジストを塗布した後上面から絽光して前記傘
の下のみにホトレジストを残す工程と、全面にオーム性
金属を除去する工程と、前記傘の下に残っているホトレ
ジストを除去する工程とを含むことを特徴とするショッ
トキ障壁ゲート型電界効果トランジスタの製造方法が得
られる。
ダーカットとなり第１の金属膜と第２の金属膜とが傘状
となるように横方向にエツチングする工程と、全面にポ
ジ型ホトレジストを塗布した後上面から絽光して前記傘
の下のみにホトレジストを残す工程と、全面にオーム性
金属を除去する工程と、前記傘の下に残っているホトレ
ジストを除去する工程とを含むことを特徴とするショッ
トキ障壁ゲート型電界効果トランジスタの製造方法が得
られる。
次に、本発明の実施例について図面を用いて説明する。
第３図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
まず、第３図（ａ）に示すように、半絶縁性Ｇ ａ Ａ
ｓ基板１１にｎ型動作層１２を形成し、その上に第一
１の金属膜としてＡ１層１３を被着する。この上に第１
の金属膜より（耐−エツチング性の強い第２の金属膜と
してＣｒのパターン１４をリフトオフ法を用いて形成す
る。
ｓ基板１１にｎ型動作層１２を形成し、その上に第一
１の金属膜としてＡ１層１３を被着する。この上に第１
の金属膜より（耐−エツチング性の強い第２の金属膜と
してＣｒのパターン１４をリフトオフ法を用いて形成す
る。
次に、第３図（ｂ）に示すように、Ｃｒのパターン１４
をマスクにしてＡ１層１３をエツチングする。
をマスクにしてＡ１層１３をエツチングする。
このとき、Ｃｒのパターン１４の下でＡ７がアンダーカ
ットされ、ＣｒのパＪ−ン１４とＡＪ＃１３とが傘を形
成するようにエツチングする。ここまでは従来と同じで
ある。
ットされ、ＣｒのパＪ−ン１４とＡＪ＃１３とが傘を形
成するようにエツチングする。ここまでは従来と同じで
ある。
次に、第３図（Ｃ）に示すように、全面にポジ型ホトレ
ジスト層２１を被層し、真上から紫外線を照射して露光
する。ポジ型ホトレジストとして、例えばＡＺ−１３５
０を用いると良い。
ジスト層２１を被層し、真上から紫外線を照射して露光
する。ポジ型ホトレジストとして、例えばＡＺ−１３５
０を用いると良い。
次に、第３図（ｄ）に示すように、現像するとＣｒのパ
ターン１４の影になった部分だけ露光されないでポジ型
ホトレジスト層２１が残る。
ターン１４の影になった部分だけ露光されないでポジ型
ホトレジスト層２１が残る。
次に、第３図（ｅ）に示すように、オー接触性金属とし
てＡ ｕ Ｇ ｅ合金を蒸着してソース、ドレイン電極
１６．１７を形成する。
てＡ ｕ Ｇ ｅ合金を蒸着してソース、ドレイン電極
１６．１７を形成する。
次に、第３図（ｆ）に示すように、ホトレジスト層２１
を除去する。そして１例えば４５０℃で１分間熱処理す
る。
を除去する。そして１例えば４５０℃で１分間熱処理す
る。
以上詳細に説明したように、本発明によれば、傘状のゲ
ート電極の傘の下をホトレジストで埋めであるので、ソ
ース、ドレイン電極用のオーム接触性の金属を被層して
もゲート電極と接触して短絡することはなく、電極間隔
の短いショットキ障壁ゲート型電界効果トランジスタを
高い歩留で製造することができる。
ート電極の傘の下をホトレジストで埋めであるので、ソ
ース、ドレイン電極用のオーム接触性の金属を被層して
もゲート電極と接触して短絡することはなく、電極間隔
の短いショットキ障壁ゲート型電界効果トランジスタを
高い歩留で製造することができる。
第１図（ａ）〜（Ｃ）は従来のＧａＡｓ −ＭＥ Ｓ
Ｆ ＥＴ （７）製造方法の一例を説明するための工程
順に示した断面図、第２図はＧａＡｓ−ＭＥ Ｓ Ｆ
Ｅ Ｔ （Ｄ製造工程のうちの問題となる工程を説明す
るための断面図、第３図（ａ）〜（ｆ）は本発明の一実
施例を説明するための工程順に示した断面図でおる。 １１・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、１２・
・・・・・ｎ型ＧａＡ ’ｓ動作層、１３・・・・・・
Ａ１層、１４・・・・・・Ｃｒのパターン、１５・・・
・・・傘、 １６ 、１７−・−・ソース、ドレイン
電極、２１・・ζ−く−ポジ型ホトレジスト層。 （Ｃ） ツタ１図 第２図 ） 第３図
Ｆ ＥＴ （７）製造方法の一例を説明するための工程
順に示した断面図、第２図はＧａＡｓ−ＭＥ Ｓ Ｆ
Ｅ Ｔ （Ｄ製造工程のうちの問題となる工程を説明す
るための断面図、第３図（ａ）〜（ｆ）は本発明の一実
施例を説明するための工程順に示した断面図でおる。 １１・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、１２・
・・・・・ｎ型ＧａＡ ’ｓ動作層、１３・・・・・・
Ａ１層、１４・・・・・・Ｃｒのパターン、１５・・・
・・・傘、 １６ 、１７−・−・ソース、ドレイン
電極、２１・・ζ−く−ポジ型ホトレジスト層。 （Ｃ） ツタ１図 第２図 ） 第３図
Claims (1)
- 半導体結晶上に第１の金属膜を被層する工程と、該第１
の金属膜の表面のゲート電極を形成しようとする領域に
前記第１の金属膜よりも耐エツチング性の強い第２の金
属膜のパターンを形成する工程と、該第２の金属膜パタ
ーンをマスクにして前記第１の金属膜を選択除去し、更
に前記第１の金属膜が前記第２の金属膜に対してアンダ
ーカットとなり第１の金属膜と第２の金属膜とが傘状と
なるように横方向にエツチングする工程と、全面にポジ
型ホトレジストを塗布した後上面から露光して前記傘の
下のみにホトレジストを残す工程と、全面にオーム性金
属を除去する工程と、前記傘の下に残っているホトレジ
ストを除去する工程とを含むことを特徴とするショット
キ障壁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP569583A JPS59130479A (ja) | 1983-01-17 | 1983-01-17 | シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP569583A JPS59130479A (ja) | 1983-01-17 | 1983-01-17 | シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130479A true JPS59130479A (ja) | 1984-07-27 |
Family
ID=11618233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP569583A Pending JPS59130479A (ja) | 1983-01-17 | 1983-01-17 | シヨツトキ障壁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPH01154564A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | ジャンクションｆｅｔの製造方法 |
-
1983
- 1983-01-17 JP JP569583A patent/JPS59130479A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPH01154564A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | ジャンクションｆｅｔの製造方法 |
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