JPH0252438A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、絶縁ゲート電界効果トランジスタ（以下、Ｍ
ＩＳ−ＦＥ’ｌ’という）、ショットキー障壁ゲート電
界効果トランジスタ（以下、ＭＥＳ・ＦＥＴという）等
の電界効果トランジスタ（以下、ＦＥＴという）の製造
方法、特にチャネル（導電路）の形成方法に関するもの
である。

（ｂη来の技術） 従来、このような分野の技術としては、昭和５８年度電
子３ｍｌ言学会半導体・材料部門全国大会予稿集、吉塚
・片野等著、「耐熱ゲーｈｎ　　セレファライン構造Ｇ
ａＡｓ　　１ＶＩＥｓＦＥＴＪ　、Ｐ。

１１６に記載されるものがあった。

一般に、ＦＥＴはその一例としてＭ　Ｅ　Ｓ・ＦＥＴを
挙げた場合、第２図に示されるように、半導体基板１上
にゲート電極２、ソース電極３及びドレイン電極４から
成るオーム性電極を形成して製造される。ソース電極３
の下部とゲート電極１との間、およびドレイン電極４の
下部とゲート電極２との間のチャネル５は、それぞれの
電極間の電気的抵抗を低減させるために不純物濃度を高
くする。また、ソース電極３とドレイン電極４の下部に
はそれぞれ、チャネル５に比べて、大きい不純物領域６
．７を形成する。

この種のＭＥＳ−ＦＥ’ｌ’を初めとするＦＥＴでは、
実用上の利点から高集績化のための微細化が図られ、そ
のゲート長は益々短くなる傾向にある。

これに伴い、例えばゲート長が１．０μｍ程度以下にな
ると、この不純物領域６，７がゲート電極２と近接して
いるため、短チヤネル効果と呼ばれる現象が顕著になる
。短チヤネル効果とは、本来一定値の基本パラメータと
して扱われる閾値電圧がチャネル５の長さが短くなるこ
とにより負側に変化したり、不純物領域６．７に相当す
るソースからドレイン１Ｒ１１への電界が強くなるため
キャリア（電子または正孔）の移動度の低下が著しくな
る等のものであり、この効果が大きい程、ＦＥＴの電気
的特性は劣化する。

そこで、Ｍｅ来この短チヤネル効果を低減させるために
種々の対策が講じられており、その−手段としてゲート
電極２の両側に位置する不純物領域６．７をゲート電極
２の側端から０，１〜０，２μｍ程度の距離だけ遠ざけ
て形成する方法があった。

第３図は前記文献に記載された従来のＭＥＳ・ＦＥＴの
製造方法を示すＭＥＳ、ＦＥＴの概略の断面図である。

以下、その製造方法を図を用いて説明する。

第３図のＭＥＳ−ＦＥＴでは、基板１１として例えば半
絶縁性のＧａＡｓ　（ガリウム砒素）結晶を用いて、そ
の基板１１の表面にｎ形活性層１２を形成し、さらにそ
の上に耐熱性の金属により、ゲート電極１３を選択的に
形成する。次いで、基板１１の全面に例えば５ｉ０２等
の絶縁膜を被着した後、この絶縁膜にＲＩＥ法（反応性
イオンエツチング）等の異方性エツチングを用いて、ゲ
ート電極１３の（■１１壁部にだけ（■１１壁ｖ４（サ
イドウオール）１．４．１４を形成する。さらに、基板
１．１の累子形成領域を除く部分にフォトレジスト等か
ら成るイオン注入用の保護膜１５を形成した後、ゲート
電極１３、側壁膜１４および保護膜１５をマスクとして
基板１１に不純物・イオンを注入すれば、ゲート電極１
３の側端から側壁［１４，１４の幅ｄ、ｄだけ離れた位
置に不純物領域１６．１７が形成されると共に、ゲート
電極１３及び側壁膜１４．１４の下部にあたるｎ形活性
層１２にチャネル１８が形成される。その後、保護膜１
５を除去すると共に、不純物領域１６．１７上にそれぞ
れ図示されないソース電極、ドレイン電極を形成すれば
、短チヤネル効果を低減しなＭＥＳ・ＦＥＴが得られる
。

（発明が解決しようとする課、り しかしながら、上記第３図のＦＥＴの製造方法において
は、次のような課題があった。

（ｉ）　側壁ｐＡ１４，１４は異方性エツチングを用い
て形成されるなめ、ゲート電極１３の厚さより大きくす
ることができない。

（ｉｉ＞　　エツチング条件を調節して側壁膜１４゜１
４の幅ｄ、ｄを制御することが困難である。

（ｉｉｉ　）　　異方性エツチングによって側壁膜１４
゜１４が丸みを帯びた形状となるので、側壁Ｍ　１．４
　。

１４のゲート電極１３から最も離れたところは鋸状とな
る。この鋸状の部分は、側壁ｐｌＡ１４．１４の膜厚が
非常に小さいなめ、イオン注入時に注入イオンを阻止す
るマスクどして充分機能しなくなる。

（１■）　　上記構成のＦＥＴの製造方法では、側壁膜
１４．ｉの形成とイオン注入用の保護膜１５の形成は不
可欠であるが、両者の形成は別々の工程で行われるため
、ＦＥＴの製造工程を複雑なものとしている。

本発明は、前記従来技術が持っていた課題として、側壁
膜はゲー１へ電極の厚さより大きくできない点、側壁膜
の幅を１ｉｌｌ　１ｆｌｌすることが困難である点、側
壁膜の一部が注入イオンを阻止するマスクとして充分機
能しない点、及びＦＥＴの製造工程が複雑である点につ
いて解決したＦＥＴの製造方法を提１共するものて゛あ
る。

（課題を解決するための手段） ＋’＋ｉｒ記課題を解決するなめに、請求項１の発明で
は、ＦＥＴ’の製造方法において、金属または金属の化
合物から成るゲート電極を基板上に選択的に形成する第
１の工程と、基板上の素子形成領域に保護膜を形成する
第２の工程と、前記基板の全面に第１の金属膜を形成し
た後、前記保護膜を除去する第３の工程と、前記ゲート
電極及び第１の金属膜をめっき用電極としてめっきを施
し、前記グー４−電極とは異種の金属から成る第２の金
属膜を形成する第４の工程と、前記第２の金属膜をマス
クとじたイオン注入によって前記基板内に不純物領域を
形成する第５の工程とを、順に施すようにしたものであ
る。

請求項２の発明では、請求項１の発明において、前記第
４の工程の終了後、前記ゲート電極の片側を含む所定の
領域に他の保護膜を被着する工程と、前記第２の金属膜
をめっき用電極としてめっきを施し、前記他の保護膜に
対する非肢着箇所の前記第２の金属膜を再成長さぜな後
、萌記他の保護膜を除去する工程とを、順に施し、前記
第５の工程に進むようにしたものである。

（作用） 請求項１の発明によれば、以上のようにＦＥＴの製造方
法を構成しなので、第２の工程で形成される保護膜は、
基板上の素子形成領域において第１の金属膜の被着を防
止するは働きがある。また、第４の工程で第２の金属膜
の形成に用いるめっきは金属にだけ選択的に被膜を鍍着
する機能を有しているので、第２の金属膜が金属または
金属化合物から成るゲート電極と金属から成る第１の金
属膜にのみ形成されて、基板上の素子形成領域には形成
されないように働く。さらにそのめっきは、イオン注入
時のマスクとしての役割を果たす第２の金属１１４！を
グー１−電極の全面と第１の金属膜の全面とに同時に形
成させるので、Ｆ　Ｅ　Ｔの製造工程を簡略化する働き
を有する。また、ゲート電イ如１−に被着する第２の金
属膜は、不純物領域の形成に際して、その不純物領域を
ゲート電極から所定の幅だけ離れた位置に形成させるよ
うに働く。

請求項２の発明において、ゲート電極の片側に′！Ｉｉ
、着する曲の（呆設膜は、第２の金属膜をめっき用電極
として再度のめっきを行う際に、池の（！Ａ畏膜の下方
に形成されている第２の金属膜の膜厚が増大するのを阻
止するように働く。また、再度のめっきは、曲の保護膜
に対する非被箇所の第２の金属膜を再成長させるので、
ゲート電極の両端に形成される２つの不純物領域をゲー
ト電極から異なる１壬意の位置に設定することが可能と
なるような働きがある。

従って前記課題を解決できるのである。

（実施例） 第１図（１ａ）〜（５）は本発明の第１の実施例に係る
ＭＥＳ−ＦＥＴの製造方法を示す製造工程図であり、同
図（１ａ）、（２ａ）、（３ａ）、（４）及び（５）は
概略の断面図、および同図（ｉｔ））、（２ｂ）及び（
３Ｌ）　）はそれぞれ同図（１ａ）、（２ａ）及び（３
ａ）の概略の平面図である。以下、この図面を参照しつ
つ各製造工程を説明する。

（１）第１図（ｌａ＞、（ｌｂ）の工程先ず、半絶縁性
のＧａＡｓ結晶から成る基板２１の表面に、Ｓｉ等のド
ナイオンを注入してチャネル形成用の高伝導性のｎ形活
性層２２を形成する。

次いで、例えばＷ（タングステン）、ＭＯ（モリブデン
）、或いはそれらの化合物（ＷＮｘ、ＷＳｉｘ、ＷＮｘ
Ｓｉｙ、］ＶＩｏＮｘ、ＭｏＳｉｘなど）（ここで、ｘ
、ｙは化合物を構成する各元素間の化学正論的割合を示
す）等の耐熱性金属を、スパッタ蒸着法等で基板２１に
堆ｆＪＬな後、その耐熱性金属を３２択的にエツチング
してゲート”ｉ極２３を形成する。

（２）第１図（２ａ）　、　（２ｂ）の工程基板２１−
１−のチャネル及び不純物領域が形成される素子形成領
域２１−１の上にのみ選択的に、膜）５１Ｂｍ程度のフ
ォトレジスト 膜パターン２４を形成する。ゲート電極２３の一部に例
えば素子形成領域２１−１と重複しない箇所があれば、
第１図（２ｂ）に示すようにゲート電極２３の一部は保
護膜パターン２４に被包されない。

その１命、真空蒸着法等を用いて、例えばＮｉにッケル
）等の塩酸に容易に溶解する金属を基板２１の全面に被
着さぜ、膜厚５００人程次の第１の金属膜２５を形成す
る．例えば、第１の金属膜２５の形成に電子ビーム蒸着
装置を利用する真空蒸着法を用いる場合、先ず装置内の
るつぼの中に蒸発源の金属を詰めておき、外側から電子
ビームを照射する。電子ビームは偏向コイルによって２
７０度偏向され、蒸発源を照射するようにしである。そ
して、ビームが当った部分から溶解して蒸発した蒸発源
の金属を基板２１上に入射するようにする。

この時、蒸着して基板２１上に飛来する金属原子が基板
２１に対して垂直方向に入射するように、真空蒸着装置
の蒸発源は基板２１の中心点を通る垂線」二の遠方に置
かれる。このようにすれば、１呆設膜パターン２４の側
壁部に金属原子が付着することを防ぐことが可能である
。

（３）第１図　（３ａ）、　　　（３ｂ）　　の工程有
機溶剤等を用いて、保護膜パターン２４の総てとその上
に被着した第１の金属膜２５を除去する．すると、第１
図（３ｂ）に示すように基板２１上の素子形成領域２１
−１を除く領域でゲート電極２３と第１の金属膜２５と
が接触し、電気的に導通状態となる。

（４）第１図（４）の工程 ゲート電極２３及び第１の金属膜２５をめっき用電極と
して、例えば約５０ｍＡの一定電流の条ＣＰ下でゲート
電極２３とは！Ａ種の金用から成るＮｉ等の金属による
めっきを施し、ゲート電極２３の全面及び第１の金属膜
２５の全面にそれぞれ第２の金属Ｊ１．！２６及び２７
を形成する。

第２のｆＬ居膜２６及び２７の形成にはめっきを用いる
ため、第２の金属膜２６及び２７として鍍着するＮｉ等
の金属は基板２１上におけるグー１〜電極２３及び第１
の金属膜２５以外の非金属の部分、例えば素子形成領域
２１−１等には鍍着しない。また、ゲート電極２３の上
面部、Ｌｎ、１１面部及び第１の金属膜２５の上面部に
それぞれ形成される第２の金属膜２６及び２７は等しい
膜厚を有している。

（５）第１図（５）の工程 グー１〜電極２３、第１の金属膜２５とそれらの」二に
形成された第２の金属膜２６．２７をマスクにして、基
板２１に例えば約１００Ｋｅｖ、ドーズｉ（単位面積当
り注入されたイオンの原子数）１、５ｘ１　０１３ｃｍ
−２程度の８１をイオン注入し、不純物領域であるｎ＋
領域２８ａ及び２８ｂを形成する。第２の金属膜２６が
ゲート電極２３の両端の側壁部に鍍着した部分を第２の
金属膜２６の側壁部２６ａ，２６ｂとし、それらのｒｙ
Ａ厚（幅）をそれぞれｄｉ，ｄｉとする。この時、ｎ　
領域２８ａ及び２８ｂがそれぞれゲート電極２３からｄ
ｌ及びｄｌだけ離れた位１りｒに形成されると共に、チ
ャネル２９がゲート電極２３及び第２の金属膜２６の直
下にあたるｎ形活性層２２内に形成される。

その後，基板２１上の第２の金属膜２６．２７で被包さ
れていない露出した部分に損向を与えることのない塩酸
等のエツチング液に基板２１を浸してウェットエツチン
グを施し、第２の金属膜２６、２７を全面的に除去ずれ
ば所望のＭＥＳ・ＦＥＴが得られる。

第１の実施例の利点をまとめると、次のようになる。

（ｔ＞　　第２の金属膜２６の側壁部２６ａ。

２６ｂは第３図に示す従来のＦＥＴにおいてイオン注入
時のマスクとしての役割を担う側壁膜１４。

１４に相当する部分である０本実施例では、第２の金属
膜２６をめっきで形成するため、第２の金属膜２６はゲ
ート電極の全面を被包した状態になる。従って第２の金
属Ｊ模２６の側壁部２６ａ。

２６１）はゲート電極２３の膜厚よりも大゛きくできる
ばかりでなく、側壁部２６ａ、２６ｂがゲート電極から
最も離れた位置で鋸状とな、るような不具合も発生しな
い。

（ｉｉ）　　第４図は、第１図においてめっきによって
形成された第２の金属膜２６．２７のめっき時間と膜Ｊ
ゾの関１系を示すめっき特性図である。基板２１として
例えば３インチ程度の径を有するウェハを用いて、その
ウェハ上に約５０ｍＡの定電流の条件下でＮｉのめっき
を行っている。ゲート電４４ｉ２３と第１の金属膜２５
とは異種の金属で形成されているにも拘わらず、ゲート
電極２３の上面部、側面部、及び第１の金属膜２５の上
面部の何れの部分でも第４図に示す関係をもって第２の
金属膜２６．２７は形成され、さらにその第２の金属膜
２６，２７のｐｌＡ厚はめっき時間に正比例しな関係を
有している。

また、ウエハーヒでめっきされない部分はウェハ面積の
１／１０程度であり、めっきはウェハ」二のほぼ全面に
均一に行われるので、ウェハ上に形成されるＦ　ＩＦ、
　Ｔの１固数や配置の影響を殆ど受けず、第４図の関係
を充分保つことができる。従ってどのような構成を有す
る回路の製造工程でも、めっき条件を充分子ｆｉ制御す
れば、第２の金属膜２６゜２７の膜厚を任意に設定でき
る。そのため、例えばめっき時間が約４分１５秒で、第
２の金属膜２６．２７の膜厚を２０００人±１００人程
度とすることが可能である。

従って、第２の金属膜２６の側壁部２６ａ。

２６ｂはウェハ上の回路構成に拘わらず、常に制御性の
非常に良好なものを得ることができる。また、第１の金
属膜２５と第２の金属膜２７との膜厚を合わせると、２
５００八程度の膜厚を有する被膜となるので、イオン注
入時のマスクとして十分な阻止能をもっている。

（ｉｉｉ　）　　ゲート電極２３の１ｆｔｌｌ壁膜にあ
たる側壁部２６ａ、２６ｂを有する第２の金属膜２６と
基板２１上の素子形成領域２１−１以外に形成された第
２の金属膜２７は、両者共にイオン注入時のマスクとな
るものであるが、従来これらは別個の工程で形成せざる
を得なかった。本実施例では、金属にだけ選択的に被膜
を錠着する機能を有するめっきを利用して、第２の金属
膜２６．２７を同一の工程、例えば第１図（５）の工程
で形成することができるので、ＦＥＴの製造工程が非常
に簡略化される。

次に、第２の実施例について第１図及び第５図（ａ）、
（ｂ）を用いてその製造方法を説明する。

第５図（ａ）、（ｂ）は本発明の第２の実施例に係るＭ
ＥＳ−ＦＥＴの製造方法を示す製造工程図の一部であり
、第１図中の要素と共通の要素には同一の符号が付され
ている。

先ず、第１図（１）〜（４）の工程を順次行って第２の
金属膜２６．２７を形成する。次に、第５図（ａ＞に示
すように、ゲート電極２３の片側半部として、例えば第
２の金属膜２６の側壁部２６ａ側の半部とそれに隣接す
る素子形成領域２１−１を全て被包するように、基板２
１上に選択的にフォトレジスト等から成る保護膜パター
ン３０を形成する。この保護膜パターン３０の非被着箇
所である１Ｒ１１壁部２６１）（ｐｊｌの第２の金属ｊ
１り２６と、第２の金属膜２７をめっき用電極とし°ζ
、−定電流の条件下で再度、Ｎｉ等の金属によるめっき
（以下、追加めっきという）を行う。すると、保護膜パ
ターン３０の非被着箇所である側壁部２６ｂ側の第２の
金属膜２６と、第２の金属膜２７のｐＡ厚が追加めっき
分２６−１．２７−１だけ大きくなる。従って、第２の
金属Ｍ２６のｌＪ１＋７壁部２６ｂの膜厚は例えば側壁
部２６ａのｄｌよりも大きなｄ２を有するようになる。

さらに、第５図（ｂ）に示すように有機溶剤等を用いて
保護膜パターン３０を総て除去した後、ゲート電極２３
、第１の金属膜２５とそれらの上に形成された第２の金
属膜２６．２７をマスクにして、基板２１にイオン注入
を行って、ｎ＋領域２８２１及び２８ｂを形成する。こ
のようにすれば、ｎ１領域２８　；Ｌ及び２８Ｌ）はゲ
ート電極２３からそれぞれ（１１及びｄ２だけ離れた位
置に形成されると共に、チャネル２９がゲート電極２３
及び第２の金属［２６の直下にあたるｎ形活性層２２内
に形成される。その後、ウェットエツチング等によって
第２の金属ＦＩＡ２６．２７を全面的に除去ずｊｔば、
所望のＭＥＳ　−ＦＥＴが得られる。

第２の実施例は、次のような利点を有する。

（Ａ　＞　　１ｉｉｒ記第１の実施例の利点（ｉ）及び
（ｉｉ）と同様の利点を有する。

（Ｂ）　　この実施例のように、第２の金属膜２６の側
壁部２６ａと２６ｂの膜厚を異なったものとし゛Ｃ形成
する場合でも第１の実異例の利点（ｉｉｉ　）を活用で
きるため、従来の製造工程数に比して製造工程数を一工
程分、省略できる。

（Ｃ）　　ｎ　　領域２８ａ、２８ｂはＭＥＳ　−Ｆ’
ＥＴのソース領域、若しくはドレイン領域に相当してお
り、ゲート電極２３に対してソース領域側とドレイン領
域側とを異なる最適の位置に設定することが可能である
。

次に、第３の実施例について第１図及び第６図を用いて
その製造方法を説明する。

第６図は本発明の第３の実施例に係るＩＶＩ　Ｉ　Ｓ・
ＦＥＴの製造方法を示す概略断面図である。

先ず、例えばＰ形Ｓｉから成る導電性の半導体基板３１
−１−にＳ　ｉ　０２等の絶縁膜３２を形成した後、さ
らにその上に選択的に耐熱性金属等から成るゲート電極
２３を形成する。その後、第１図（２）の工程に進み、
以下第１図（５）の工程に至るまで順次同様の処理を行
って、半導体基板３１にｎ　領域２８ａ、２８ｂ及びチ
ャネル２つを形成する。このようにしても、前記第１の
実施例と同様の利点が得られる。さらに、前記第２の実
施例のような第２の金属膜２６．２７に追加めっきを施
す工程を付加すれば、第２の実施例と同様の利点を得る
ことも可能である。

尚、本発明は図示の実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

■　」−記第１及び第２の実施例では基板２１として半
絶縁膜ＧａＡｓ結晶を用いて説明したが、ＩｎＰ（イン
ジウム燐）やＧａＰ　（ガリウム隣）等から成る半絶縁
性の化合物半導体を用いてもよい。

（２）第１の金属膜２５及び第２の金属膜２６゜２７に
はＮｉを用いたが、基板２１をエツチングすることなく
硫酸で除去できるＣｕ（銅）等の金属等を用いることも
できる。この他にも多種の金属の利用が考えられるが、
出来れば高いイオン阻止能を有ｔＪ−る質量数の大きい
金属を代用する方が好ましい６ ■　保護１模パターン２４を形成するフォトレジス！・
の代りに絶縁膜を用いてもよい。また金属膜を代用する
場合には、耐熱性金属から成るゲート電信１２３やＮｉ
等から成る第１の金属膜２５に損傷を与えることのない
、例えばフッ酸で除去できるＴｉ（−７−タン）やＡｇ
　（アルミニウム）等を用いることも可能である。

（発明の効果） 以上、詳細に説明したように、請求項１の発明によれば
、基板−ヒの素子形成領域を除く領域に第１の金属膜を
形成した後、その第１の金属膜とグー１−電極をめっき
用電極として、それぞれ第２の金属膜を形成するように
したので、その第２の全屈ｊ模がゲート″Ｊ３．極にお
いてはゲート電極の１則壁膜に、第１の金属股上におい
てはイオン注入時のマスクになり、而も両者を同一工程
で形成できるため、素子の製造工程が非常に簡略化され
る。また、第２の金属膜の形成手段であるめっきは、基
板上の素子の配置やその数等によってメツキ条件が影響
を殆ど受けないなめ、再現性の向−［ｚが期待できる。

さらに、第２の金属膜はゲート電極の全面を被包した状
態で形成されるので、第２の金属膜のうちゲート電極の
側壁に被着した側壁部はゲート電極の１厚より大きくす
ることができると共に、膜の幅の制御性が非常に゛良好
なゲート電極の側壁膜となるため、極めて信頼性の優れ
た素子の製造が可能になる。

請求項２の発明においては、ゲート電極の両側で第２の
金属膜が構成する側壁膜をその片側の側壁膜にのみ再度
めっきを施して膜厚を増大させるようにしなので、ゲー
ト電極の両端に形成されるソースｌｊｌ、＋１とドレイ
ン側の２つの不純物領域のゲート電極に対する位置をそ
れぞれ異なる最適の位置に設定できるようになり、それ
によって実用価値に富んだ汎用性のある素子の製造が期
待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＭｒＦ、Ｓ・ＦＥ
Ｔの製造工程図、第２図は従来のＭＥＳ・ＦＥＴの（既
略断面図、第３図は従来の池のＭＥＳ・ＦＥＴの概略断
面図、第４図は第１図における第２の金属膜の膜厚とめ
つき時間との関係を示すめつき４．ν付図、第５図は本
発明の第２の実施例に係るＭＥＳ−ＦＥＴの製造工程の
一部を示す図、第６図は本発明の第３の実施例に係るＭ
ＩＳ・ＦＥ’Ｔ’の製造工程の一部を示す図である。 ２１・・・・・・基板、２１−１・・・・・・素子の形
成領域、２３・・・・・・ゲート電極、２４．３０・・
・・・・保護膜、２５・・・・・・第１の金ＪＡＭ、２
６．２７・・・・・・第２の金属膜、２８　ａ　、　２
８　り・・曲ｎ＋領域。

Claims (1)

1. 【特許請求の範囲】 １、金属または金属の化合物から成るゲート電極を基板
   上に選択的に形成する第１の工程と、基板上の素子形成
   領域に保護膜を形成する第２の工程と、 前記基板の全面に第１の金属膜を形成した後、前記保護
   膜を除去する第３の工程と、 前記ゲート電極及び第１の金属膜をめっき用電極として
   めっきを施し、前記ゲート電極とは異種の金属から成る
   第２の金属膜を形成する第４の工程と、 前記第２の金属膜をマスクとしたイオン注入によって前
   記基板内に不純物領域を形成する第５の工程とを、 順に施すことを特徴とする電界効果トランジスタの製造
   方法。 ２、請求項１記載の電界効果トランジスタの製造方法に
   おいて、 前記第４の工程の終了後、前記ゲート電極の片側を含む
   所定の領域に他の保護膜を被着する工程と、 前記第２の金属膜をめっき用電極としてめっきを施し、
   前記他の保護膜に対する非被着箇所の前記第２の金属膜
   を再成長させた後、前記他の保護膜を除去する工程とを
   、順に施し、 前記第５の工程に進むことを特徴とする電界効果トラン
   ジスタの製造方法。