JPS61105845A - 開口形成方法 - Google Patents
開口形成方法Info
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- JPS61105845A JPS61105845A JP60227618A JP22761885A JPS61105845A JP S61105845 A JPS61105845 A JP S61105845A JP 60227618 A JP60227618 A JP 60227618A JP 22761885 A JP22761885 A JP 22761885A JP S61105845 A JPS61105845 A JP S61105845A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は開口形成方法、例えば高速トランジスタのゲー
ト長を決定するサブミクロン・オーダーの開口をシリコ
ン等の半導体基板表面に形成する方法に関する。
ト長を決定するサブミクロン・オーダーの開口をシリコ
ン等の半導体基板表面に形成する方法に関する。
〔従来の技術及び発明が解決しようとする問題点〕高速
トランジスタ及び集積回路（ＩＣ）の開発−ヒ最もクリ
ティカルな問題は、これらデバイスの最小ゲート長であ
る。ゲート長は基板上の誘電体層を介してエツチングで
きる最小寸法により決定される。
トランジスタ及び集積回路（ＩＣ）の開発−ヒ最もクリ
ティカルな問題は、これらデバイスの最小ゲート長であ
る。ゲート長は基板上の誘電体層を介してエツチングで
きる最小寸法により決定される。
従来のフォトリソグラフィによ゛り最小寸法を得るため
、フォトレジスト層を誘電体層上に配置し、次に所望パ
ターン状にマスクする。放射エネルギーを照射した後、
そのレジストの露出又は未露出部を除去する。このよう
にして作った開口を介して、最初のフォトリソグラフイ
ンク・マスクのパターンに対応する下部誘電体層部分を
エツチングにより除去する。光放射により、このように
して作られる最小直線寸法は１ミクロンのオーダーであ
る。 ０．５ミクロンのりソグラフィも実現ａＪ能な場
合もあるが、歩留りと均一性が大幅に低下する。
、フォトレジスト層を誘電体層上に配置し、次に所望パ
ターン状にマスクする。放射エネルギーを照射した後、
そのレジストの露出又は未露出部を除去する。このよう
にして作った開口を介して、最初のフォトリソグラフイ
ンク・マスクのパターンに対応する下部誘電体層部分を
エツチングにより除去する。光放射により、このように
して作られる最小直線寸法は１ミクロンのオーダーであ
る。 ０．５ミクロンのりソグラフィも実現ａＪ能な場
合もあるが、歩留りと均一性が大幅に低下する。
この制限は、フォトリソグラフインク・マスキング自体
やエツチング処理工程により生じるのではなく、マスク
に入射する光の回折によって住じる。放射光ビームが散
乱すると、フォトレジスト、更には下部の誘電体層に形
成されるイメージを歪ませることとなる。
やエツチング処理工程により生じるのではなく、マスク
に入射する光の回折によって住じる。放射光ビームが散
乱すると、フォトレジスト、更には下部の誘電体層に形
成されるイメージを歪ませることとなる。
現在の技術で、この問題に対する１つの解決策４；ｆ：
、Ｘ線や電子ビームの如き短波長の放射エネルギーを使
用することである。しかし、これらの方法は高価な特殊
機器を必要とするので、製造コストが上昇する。従って
、フォトリソグラフィを使用し続けるのが好ましい。
、Ｘ線や電子ビームの如き短波長の放射エネルギーを使
用することである。しかし、これらの方法は高価な特殊
機器を必要とするので、製造コストが上昇する。従って
、フォトリソグラフィを使用し続けるのが好ましい。
他の解決策は、アイトリプルイー・トランズアクション
ズ・オン・エレクトロン デバイシズ（ｒＥＥＲＴｒａ
ｎｓ、 ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ）
１９７８年 １月￥−Ｅ Ｄ −２５巻第６７乃至
６９頁に記載の「エツジ・エッチ」である。薄いパッシ
ベーション層を開口を介して、より厚いマスク層に被着
し、両層の接合部を制御エツチングして土部の誘電体表
面を露出する。プロセス制御と低歩留りの問題により、
本技術が実用化するには至っていない。
ズ・オン・エレクトロン デバイシズ（ｒＥＥＲＴｒａ
ｎｓ、 ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ）
１９７８年 １月￥−Ｅ Ｄ −２５巻第６７乃至
６９頁に記載の「エツジ・エッチ」である。薄いパッシ
ベーション層を開口を介して、より厚いマスク層に被着
し、両層の接合部を制御エツチングして土部の誘電体表
面を露出する。プロセス制御と低歩留りの問題により、
本技術が実用化するには至っていない。
また、１９７６ ＴＤＥＭテクニカルダイジェストの１
９７６年１２月号第９・６章の第２１４乃至２１７頁に
記載する「プラズマ・エツチング」プロセスでは、半導
体表面に直接ゲートが形成されている。従来のフォトリ
ソグラフィ技術を用いて基板上に２金属の二重層を形成
し、次に基板に接触するド層金属を選択的にエツチング
により切取っている。この技法もまた実用化には至って
いない。
９７６年１２月号第９・６章の第２１４乃至２１７頁に
記載する「プラズマ・エツチング」プロセスでは、半導
体表面に直接ゲートが形成されている。従来のフォトリ
ソグラフィ技術を用いて基板上に２金属の二重層を形成
し、次に基板に接触するド層金属を選択的にエツチング
により切取っている。この技法もまた実用化には至って
いない。
更に、ＩＥＥＥ ＩＥＤＭ １９７９年９月号の第３・
６章第５８乃至６１頁に記載の１エツジ・ブレーティン
グ」プロセスでは、２金属の二重層を用いてゲートを基
板上に直接被着しているが、この場合上側の金属の部分
が最初に取除かれる。露出した上側金属の端部を第３の
金属でメッキして最初の二車１留の一部を取除くマスク
の作用を行わせる。このマスクで保護された下側金属は
残ってゲートとなる。
６章第５８乃至６１頁に記載の１エツジ・ブレーティン
グ」プロセスでは、２金属の二重層を用いてゲートを基
板上に直接被着しているが、この場合上側の金属の部分
が最初に取除かれる。露出した上側金属の端部を第３の
金属でメッキして最初の二車１留の一部を取除くマスク
の作用を行わせる。このマスクで保護された下側金属は
残ってゲートとなる。
この［エツジブレーティング」プロセスで使用する特殊
工程では、別のゲートのメタライゼーション・ステップ
に特殊マスク工稈を使用する。更に、ゲート金属の方向
性蒸発を用いて、基板の回転を禁１１−する。幅広の接
続線の形成とゲートリセス・プロセスとは、ゲートのメ
タライゼーションとは別個に実施する必要がある。また
、最初の金属をエツチングする際に、ゲート寸法の制御
が困ゲ１ｆである。
工程では、別のゲートのメタライゼーション・ステップ
に特殊マスク工稈を使用する。更に、ゲート金属の方向
性蒸発を用いて、基板の回転を禁１１−する。幅広の接
続線の形成とゲートリセス・プロセスとは、ゲートのメ
タライゼーションとは別個に実施する必要がある。また
、最初の金属をエツチングする際に、ゲート寸法の制御
が困ゲ１ｆである。
フォーラ等の発明に係る米国特許第４３８９７６８号明
細書はソース・ドレイン及びチャンネル領域に低濃度に
ドーピングした層と、その上にソース及びドレイン領域
のみに更に高濃度にト′−ピングしたメザと、更にその
上の誘電体被覆とから成る構造を開示している。メサ間
のチャンネル・スペースはフォトリソグラフィックの制
限で決まるかも知れない。次に、活性イオンの方向性エ
ツチングにより、このチャンネル・スペース上の誘電体
を一部取除き、小さい寸法のゲート領域を定め、メザ＋
」こ誘電体のサイドウオールを残す。ソース及びドレイ
ン領域は熱拡散によりメサ状から低い領域に形成され、
サイドウオール下のチャンネル内へのラテラル拡散を含
む。しかし、ラテラル拡散は正確に制御できないので、
チャンネル長は一般にゲート長より大きい。
細書はソース・ドレイン及びチャンネル領域に低濃度に
ドーピングした層と、その上にソース及びドレイン領域
のみに更に高濃度にト′−ピングしたメザと、更にその
上の誘電体被覆とから成る構造を開示している。メサ間
のチャンネル・スペースはフォトリソグラフィックの制
限で決まるかも知れない。次に、活性イオンの方向性エ
ツチングにより、このチャンネル・スペース上の誘電体
を一部取除き、小さい寸法のゲート領域を定め、メザ＋
」こ誘電体のサイドウオールを残す。ソース及びドレイ
ン領域は熱拡散によりメサ状から低い領域に形成され、
サイドウオール下のチャンネル内へのラテラル拡散を含
む。しかし、ラテラル拡散は正確に制御できないので、
チャンネル長は一般にゲート長より大きい。
ソース等の発明に係る米国特許第４，４４９．２８７号
明細書では、複雑な一連の堆積（デボジシコン）、熱酸
化及び誘電体層の選択エツチングにより、８力重体基板
にサブミクロンの開口を形成している。
明細書では、複雑な一連の堆積（デボジシコン）、熱酸
化及び誘電体層の選択エツチングにより、８力重体基板
にサブミクロンの開口を形成している。
従って、本発明の目的は簡単な処理工程により、半導体
素子用基板等の表面に１ミクロン以下の微小開口を形成
する方法を提供することである。
素子用基板等の表面に１ミクロン以下の微小開口を形成
する方法を提供することである。
本発明は高速トランジスタやＩＣの製造のため又は他の
目的のために、基板へのサブミクロンの開口形成に使用
し得る。本発明は更に開口の最小寸法のリングラフイン
ク限界を超すために使用できるが、この際に高価な特殊
機器や処理ステップを必要と廿ず、従来の製造プロセス
と殆ど同じに実行し得る。
目的のために、基板へのサブミクロンの開口形成に使用
し得る。本発明は更に開口の最小寸法のリングラフイン
ク限界を超すために使用できるが、この際に高価な特殊
機器や処理ステップを必要と廿ず、従来の製造プロセス
と殆ど同じに実行し得る。
本発明の好適実施例によると、基板を覆う誘電体層を最
初に作る。次に、この誘電体層上に金属１模を破着し、
マスクされるフォトレジスト層を作り、露出し、更に現
像して適当なフォトレジストのイメージを得る。次に、
金属膜をエツチングして、このイメージで決まるパター
ン状に一トの誘電体を露出させる。このようにして作っ
たギャップと隣接する金属股部分は、別の金属により制
御された電着を行い露光する誘電体面積を減少する。
初に作る。次に、この誘電体層上に金属１模を破着し、
マスクされるフォトレジスト層を作り、露出し、更に現
像して適当なフォトレジストのイメージを得る。次に、
金属膜をエツチングして、このイメージで決まるパター
ン状に一トの誘電体を露出させる。このようにして作っ
たギャップと隣接する金属股部分は、別の金属により制
御された電着を行い露光する誘電体面積を減少する。
次に、−１・の誘電体をエツチングすると、同様にリソ
グラフィツク限界以１ｚの開口又はゲート俗が得られる
。残りの製造工程は全〈従来と同じものでよく、又は特
殊なゲートメタライゼーション技法を用いてもよいが、
いずれの場合でもリソグラフィツク限！ｌＩｉ！以下の
寸法の自己整合型ゲート構造が実現できる。
グラフィツク限界以１ｚの開口又はゲート俗が得られる
。残りの製造工程は全〈従来と同じものでよく、又は特
殊なゲートメタライゼーション技法を用いてもよいが、
いずれの場合でもリソグラフィツク限！ｌＩｉ！以下の
寸法の自己整合型ゲート構造が実現できる。
本発明の方法は表面又は表面に設けた、付加層に開口を
形成するのに使用され、特に従来のフォトリソグラフィ
の付加手段として使用される。
形成するのに使用され、特に従来のフォトリソグラフィ
の付加手段として使用される。
ＩＣ製造では、この表面は第１図に示す如き構造体の表
面であって、ソースやドレイン領域の如きトランジスタ
要素であり、従来のフットリソグラフィにより実現可能
なものより短いゲート素子を作ることができる。
面であって、ソースやドレイン領域の如きトランジスタ
要素であり、従来のフットリソグラフィにより実現可能
なものより短いゲート素子を作ることができる。
第１図は液体封止引上（Ｌ Ｅ Ｃ）法により成長させ
たドーピング部を行わないＧａＡｓ （ガリウム砒素）
ウェハで形成したＸ＆（１０）を不ず。この方法は１９
８４年にニューシャーシー州バークリッジのノイズ出版
社より発行されたエム・ノヲグラッドスキー著「アドバ
ンスト■−■セミコンダクタマテリアルズ テクノロジ
アセスフット」の第２５乃至３３頁に説明されている
。厚さ １ｏｏナノメータのＳｉＯ２層（図示せず）を
基板（１ｏ）の主ｄｉｉに気相成長（ＣＶＤ）法により
形成する。マスクしたフォトレジスト層（図示せず）を
用いてｎｌのソース及びドレイン要素となる領域（１１
）の面積と、領域（１１）を相互接続するｎ−領域（１
２）の面積を決定するのに使用する。次に、基板（１ｏ
）の領域（１１）及び（１２）全体にシリコンを約２〜
３ Ｘ １０” ａｎ−’のドーズでイオン注入する。
たドーピング部を行わないＧａＡｓ （ガリウム砒素）
ウェハで形成したＸ＆（１０）を不ず。この方法は１９
８４年にニューシャーシー州バークリッジのノイズ出版
社より発行されたエム・ノヲグラッドスキー著「アドバ
ンスト■−■セミコンダクタマテリアルズ テクノロジ
アセスフット」の第２５乃至３３頁に説明されている
。厚さ １ｏｏナノメータのＳｉＯ２層（図示せず）を
基板（１ｏ）の主ｄｉｉに気相成長（ＣＶＤ）法により
形成する。マスクしたフォトレジスト層（図示せず）を
用いてｎｌのソース及びドレイン要素となる領域（１１
）の面積と、領域（１１）を相互接続するｎ−領域（１
２）の面積を決定するのに使用する。次に、基板（１ｏ
）の領域（１１）及び（１２）全体にシリコンを約２〜
３ Ｘ １０” ａｎ−’のドーズでイオン注入する。
次に、第２マスクを用いてシリコンをｎ ＋ｍ域（ＩＩ
）のみに約３Ｘ ＩＱ”’ ｃｍ−”のドーズでイオン
注入する。
）のみに約３Ｘ ＩＱ”’ ｃｍ−”のドーズでイオン
注入する。
イオン活）η化のため、第２のＳｉｏ２の１００ナノメ
ータ膜（１３／ｌ示せず）をＣＶＤにより形成してアニ
ールキャップとする。次に、アニーリングを約８ （ｌ
０℃で実施する。残りのステップを実行するため、Ｓ
ｉＯ２をすべて取除く。
ータ膜（１３／ｌ示せず）をＣＶＤにより形成してアニ
ールキャップとする。次に、アニーリングを約８ （ｌ
０℃で実施する。残りのステップを実行するため、Ｓ
ｉＯ２をすべて取除く。
次に、窒化シリコン（Ｓｉ３Ｎ４）の厚さ １００ナノ
メータのｊ−をスパッタリングにより形成し、フォトリ
ソグラフィのマスキングとエツチングにより領域（１１
）のみにアクセスできるようにする。領域（１１）上に
篩−Ｇｅ−Ｎｉ合金を電子ビーム蒸着により被着してオ
ーミック・コンタク１−（１３）を形成する。フォトレ
ジスト材料を取除いた後、５ｉＪ４の厚さ １００ナノ
メータの付加層を全面に設けて誘電体１ｍ（１４）を形
成し、第１図の構造体が完了する。
メータのｊ−をスパッタリングにより形成し、フォトリ
ソグラフィのマスキングとエツチングにより領域（１１
）のみにアクセスできるようにする。領域（１１）上に
篩−Ｇｅ−Ｎｉ合金を電子ビーム蒸着により被着してオ
ーミック・コンタク１−（１３）を形成する。フォトレ
ジスト材料を取除いた後、５ｉＪ４の厚さ １００ナノ
メータの付加層を全面に設けて誘電体１ｍ（１４）を形
成し、第１図の構造体が完了する。
第２図では、電子ビーム蒸着体を用いて誘電体層（１４
）の表面全体に金属膜（１５）を形成する。
）の表面全体に金属膜（１５）を形成する。
この好適実施例で金属膜（１５）を形成するには、厚さ
５ナノメートルのＴｉ（チタニウム）第１膜を作り、次
に５０ナノメートルの金、更に１０ナノメートルのＴｉ
映を作る。次に、フォトレジスト層（１６）を金属膜（
１５）全面に被着し、マスクしてゲート用開口（１７）
の領域を定める。プラズマ及び／又はウェットエツチン
グにより金属膜（１５）を誘電体層（１４）の面までエ
ツチングし、ゲート開口（１７）を形成する。光学リソ
グラフィを用いてゲート開口（１７）は約１ミクロンの
最小寸法となし得る。開口（１７）のエツチングを行う
と第２図の構造体が得られる。
５ナノメートルのＴｉ（チタニウム）第１膜を作り、次
に５０ナノメートルの金、更に１０ナノメートルのＴｉ
映を作る。次に、フォトレジスト層（１６）を金属膜（
１５）全面に被着し、マスクしてゲート用開口（１７）
の領域を定める。プラズマ及び／又はウェットエツチン
グにより金属膜（１５）を誘電体層（１４）の面までエ
ツチングし、ゲート開口（１７）を形成する。光学リソ
グラフィを用いてゲート開口（１７）は約１ミクロンの
最小寸法となし得る。開口（１７）のエツチングを行う
と第２図の構造体が得られる。
次に、電界堆積により開口（１７）の内周に露出した膜
（１５）の端部にニッケルを堆積する。これ行うには、
第２図の構造体とニッケル（旧）シートをニッケルイオ
ンを含む電界液中に入れ、金属膜（１５）とＮｉシート
を夫々陰極及び陽極として直流電源に接続する。金属膜
（１５）への接続はウェハの周辺で行う。また金属膜（
１５）の露出面積より何倍も大きい表面種のＮｉシーＩ
・より成る第２陰極を電圧源に接続して電解液中に浸し
、金属膜（１５）の露出面積のみが陰極向である場合に
起こり得る極端に大きい電流密度を避ける。
（１５）の端部にニッケルを堆積する。これ行うには、
第２図の構造体とニッケル（旧）シートをニッケルイオ
ンを含む電界液中に入れ、金属膜（１５）とＮｉシート
を夫々陰極及び陽極として直流電源に接続する。金属膜
（１５）への接続はウェハの周辺で行う。また金属膜（
１５）の露出面積より何倍も大きい表面種のＮｉシーＩ
・より成る第２陰極を電圧源に接続して電解液中に浸し
、金属膜（１５）の露出面積のみが陰極向である場合に
起こり得る極端に大きい電流密度を避ける。
電解液は市販の電］Ｗ成分で作ったニッケル硫酸塩の酸
性水溶液であって、ニッケル硫酸塩の濃度が２５０〜３
３０グラム／リツトルのものがよい。次に、６ボルトで
１００ｍへの電流を約４５秒開法ずと適当な堆積がｉＭ
られる。均一な厚さの堆積を得るには、約４４℃の温度
が好適である。
性水溶液であって、ニッケル硫酸塩の濃度が２５０〜３
３０グラム／リツトルのものがよい。次に、６ボルトで
１００ｍへの電流を約４５秒開法ずと適当な堆積がｉＭ
られる。均一な厚さの堆積を得るには、約４４℃の温度
が好適である。
第３図は電着プロセスにより形成された電着ニッケル（
１８）の領域と、これにより開口（１７）に比し′ζ開
口（１７’）が著しく狭くなったことをボしている。
１８）の領域と、これにより開口（１７）に比し′ζ開
口（１７’）が著しく狭くなったことをボしている。
このように形成した金属領域（１８）は付加マスクを構
成して露出されるｆｆ（１４）の面積を減少する。次に
、ドの誘電体（１４）のプラスマ強化エツチングにより
ゲート領域（１９）がＷられる。次に、フォトレジスト
層（ｌｆｉ）、金属膜（１５）及び金属領域（［１）は
従来の方法でエツチングされる。
成して露出されるｆｆ（１４）の面積を減少する。次に
、ドの誘電体（１４）のプラスマ強化エツチングにより
ゲート領域（１９）がＷられる。次に、フォトレジスト
層（ｌｆｉ）、金属膜（１５）及び金属領域（［１）は
従来の方法でエツチングされる。
次に、第４図は本発明の好適実施例で採用されるゲート
のメタライゼーション処理を示す。誘電体１ｉｉｉｔ（
１，４）とゲート領域（１９）を介して露出している＠
（１２＞の表面より成る清潔な表面−ヒに、最初に厚ざ
７０ナノメートルのＴ聞、次に４０ナノメートルのＰ（
１（パラジウム）そして最後に２０ナノメートルのＴｉ
Ｗをスパッタリングすることにより金属層（２０）を形
成する。このプロセスではゲート領域（１９）は実際に
ゲート素子（１９’）となる金属で充填される。次に、
フォトレジスト１！（２１）を設けてゲート開１コ（１
７）を作るのに用いたのと同しマスクを用いてマスクす
る。１ｉｉｔ（２１＞を露光してゲート開口（１７）と
同じ寸法、形状及び位置の開口（１７″）を形成すべく
フォトレジストを除去する。
のメタライゼーション処理を示す。誘電体１ｉｉｉｔ（
１，４）とゲート領域（１９）を介して露出している＠
（１２＞の表面より成る清潔な表面−ヒに、最初に厚ざ
７０ナノメートルのＴ聞、次に４０ナノメートルのＰ（
１（パラジウム）そして最後に２０ナノメートルのＴｉ
Ｗをスパッタリングすることにより金属層（２０）を形
成する。このプロセスではゲート領域（１９）は実際に
ゲート素子（１９’）となる金属で充填される。次に、
フォトレジスト１！（２１）を設けてゲート開１コ（１
７）を作るのに用いたのと同しマスクを用いてマスクす
る。１ｉｉｔ（２１＞を露光してゲート開口（１７）と
同じ寸法、形状及び位置の開口（１７″）を形成すべく
フォトレジストを除去する。
ＴｉＨの上部２０ナノメートルを開口（１７”）からエ
ツチングしてＰｄ表面を露出する。開口（１７”）を介
して露出している層（２０）の残りの金属は第４図中点
線の下に示ずプレメタライゼーションＦ’Ｓ （２０’
）となる。
ツチングしてＰｄ表面を露出する。開口（１７”）を介
して露出している層（２０）の残りの金属は第４図中点
線の下に示ずプレメタライゼーションＦ’Ｓ （２０’
）となる。
Ｎ（２０′）のＰｄ表面と開口（１７”）内にへ鳳！を
約６００ナノメートルの厚さにメッキし７、ゲート金属
（２２）を作る。次に、フットレジスト層（２１）を取
除く。
約６００ナノメートルの厚さにメッキし７、ゲート金属
（２２）を作る。次に、フットレジスト層（２１）を取
除く。
１ｉ （２（１）を誘電体層（１４）までエツチングす
ると、ゲート金属（２２）はゲート要素（１９’）及び
その近傍の保護領域（２３）のマスクとして作用する。
ると、ゲート金属（２２）はゲート要素（１９’）及び
その近傍の保護領域（２３）のマスクとして作用する。
完成した構造を第５し１に示す。
この方法により、 ０．５乃至０．３ミクロンのゲート
長が得られた。従来のフォトリソグラフィ技法により通
糸′得られる最小ゲート長が１ミクロン程度であること
から判断して、本発明の優れた作用効果が判る。
長が得られた。従来のフォトリソグラフィ技法により通
糸′得られる最小ゲート長が１ミクロン程度であること
から判断して、本発明の優れた作用効果が判る。
尚、以」−は本発明による方法の好迫例を一応用例に基
づき説明したものにすぎず、何ら本発明を限定するもの
でないことに留意されたい。特に簡単なＧａＡｓ ＭＥ
ＳＦＩＥＴの製法の説明は単に説明の都合上行ったにす
ぎず、ここで述べた電着技法により付加マスクを作りエ
ツチングにより形成した領域を狭くするプロセスは各種
製造プロセスに組込み得る。例えば、ここで述べた実施
例では第３図のフォトレジスト層（１６） 、金属１１
！１ｌ１５）及び金１ボ領域（１８）の除去後、ＧａＡ
ｓ基板をエツチングして、ここで述べたゲートのメタラ
イゼーション処理前に一般に採用されるゲートリセス構
造を作ってもよい。先に述べた最小ゲート長を得る多く
の従来技法と対比して、本発明で作られるゲートリセス
はゲート金属に自己整合し、縮小したゲート長と同等の
寸法になることに留意されたい。このことはデバイス動
作性能の向上に大変寄与する。
づき説明したものにすぎず、何ら本発明を限定するもの
でないことに留意されたい。特に簡単なＧａＡｓ ＭＥ
ＳＦＩＥＴの製法の説明は単に説明の都合上行ったにす
ぎず、ここで述べた電着技法により付加マスクを作りエ
ツチングにより形成した領域を狭くするプロセスは各種
製造プロセスに組込み得る。例えば、ここで述べた実施
例では第３図のフォトレジスト層（１６） 、金属１１
！１ｌ１５）及び金１ボ領域（１８）の除去後、ＧａＡ
ｓ基板をエツチングして、ここで述べたゲートのメタラ
イゼーション処理前に一般に採用されるゲートリセス構
造を作ってもよい。先に述べた最小ゲート長を得る多く
の従来技法と対比して、本発明で作られるゲートリセス
はゲート金属に自己整合し、縮小したゲート長と同等の
寸法になることに留意されたい。このことはデバイス動
作性能の向上に大変寄与する。
詳細説明自体において説明した単一デバイスは勿論１個
又は複数のウェハ上に作られる複数のデバイスを代表す
るものである。このプロセスは、３ステート金属膜（１
５）を使用すると次の電着］二程に有効であるが、実際
に使用した金属は導電性を有し、その上に均一に電着を
行わせるためのみに必要であり、またそれらの寸法も変
化できる。
又は複数のウェハ上に作られる複数のデバイスを代表す
るものである。このプロセスは、３ステート金属膜（１
５）を使用すると次の電着］二程に有効であるが、実際
に使用した金属は導電性を有し、その上に均一に電着を
行わせるためのみに必要であり、またそれらの寸法も変
化できる。
例えば、スパッタリングしたＴｉＷの金属膜と蕉着銅も
使用できる。更にまた、別のゲートメタライゼーション
・プロセスを採用し得る。第２図に示すゲート開口領域
（１７）は、ここで説明したフォトリソグラフィでもＸ
線或いは電子ビームリソグラフィでも定め得る。同様に
、電着プロセスに関し、各種金属塩及び濃度のものが同
じ目的に使用でき、また所望電着を実現するための電圧
、電流及び時間的条件についても最低メッキ電圧以上で
あれば自由に選定し得る。注目すべき本発明の効果はゲ
ート長を短くすればメッキ金属も少なくなるという自己
制限作用である。
使用できる。更にまた、別のゲートメタライゼーション
・プロセスを採用し得る。第２図に示すゲート開口領域
（１７）は、ここで説明したフォトリソグラフィでもＸ
線或いは電子ビームリソグラフィでも定め得る。同様に
、電着プロセスに関し、各種金属塩及び濃度のものが同
じ目的に使用でき、また所望電着を実現するための電圧
、電流及び時間的条件についても最低メッキ電圧以上で
あれば自由に選定し得る。注目すべき本発明の効果はゲ
ート長を短くすればメッキ金属も少なくなるという自己
制限作用である。
これら変更変形はいわゆる当業者に自明であり、本発明
の要旨から逸脱するものではないことが理解できよう。
の要旨から逸脱するものではないことが理解できよう。
本発明の要旨は特許請求の範囲に記載のとおりであり、
電着を用い°ζ開口の寸法を縮小することであるが、斯
る開口は形成又は被着してもよい。特に本発明はｒｃ！
ｖ造に使用するりソグラフィ技術の附属として使用し得
る。本発明で導電体材料の第１層と誘電体材料の第２層
とは同じ広がりを有するものとしているが、本発明の目
的からすると内層は開口の付近のめで実質的に同じ広が
りを有すればよく、開口から離れた場所ではどうでもよ
いことが判ろう。また、誘電体という用語も電着に際し
導電体との対比で使用しているにすぎず、導電体に比し
て十分な抵抗を有し、電着が誘電体材料でなく導電体材
料に行われるものであれば足りる。
電着を用い°ζ開口の寸法を縮小することであるが、斯
る開口は形成又は被着してもよい。特に本発明はｒｃ！
ｖ造に使用するりソグラフィ技術の附属として使用し得
る。本発明で導電体材料の第１層と誘電体材料の第２層
とは同じ広がりを有するものとしているが、本発明の目
的からすると内層は開口の付近のめで実質的に同じ広が
りを有すればよく、開口から離れた場所ではどうでもよ
いことが判ろう。また、誘電体という用語も電着に際し
導電体との対比で使用しているにすぎず、導電体に比し
て十分な抵抗を有し、電着が誘電体材料でなく導電体材
料に行われるものであれば足りる。
本発明の方法により開口を形成すると、リソグラフィで
形成し得る最小寸法の開口内面に電着技法を用いて金属
を堆積することにより、その開口寸法を著しく減少でき
るので、通常のりソグラフィによる最小寸法限界である
約１ミクロンに比して０．３〜０．５ミクロンの微小開
口の形成が可能である。また、使用する設備の大半ば通
常のもので、あるので、既存設備が活用でき、安価にし
て目４つ簡単である。よって、高密度ＩＣ等の製造に使
用するのに特に好適である。
形成し得る最小寸法の開口内面に電着技法を用いて金属
を堆積することにより、その開口寸法を著しく減少でき
るので、通常のりソグラフィによる最小寸法限界である
約１ミクロンに比して０．３〜０．５ミクロンの微小開
口の形成が可能である。また、使用する設備の大半ば通
常のもので、あるので、既存設備が活用でき、安価にし
て目４つ簡単である。よって、高密度ＩＣ等の製造に使
用するのに特に好適である。
第１図乃至第５図は本発明を用いてＧａＡｓ トランジ
スタ・デバイスを製造する場合の一連の工程図を示す。 図中、（１０）は基板、（１１）はソース・ドレイン＃
４域、（１３）はオーミック・コンタク１〜、（Ｉ４）
は誘電体層、（１５）は金属膜、（１６）はフォトレジ
スト層、（１７）は開口、（１８）は付加金属領域、（
２０）は金属層、（２２）はゲート金属を示す。
スタ・デバイスを製造する場合の一連の工程図を示す。 図中、（１０）は基板、（１１）はソース・ドレイン＃
４域、（１３）はオーミック・コンタク１〜、（Ｉ４）
は誘電体層、（１５）は金属膜、（１６）はフォトレジ
スト層、（１７）は開口、（１８）は付加金属領域、（
２０）は金属層、（２２）はゲート金属を示す。
Claims (1)
- 【特許請求の範囲】 １、導電体層及び誘電体層を有する基板表面にリソグラ
フィにより開口を形成し、次いで該開口内面に金属層を
形成せしめ、次に該金属層をマスクとしてエッチングし
て上記基板面に微小開口を形成することを特徴とする開
口形成方法。 ２、上記金属層の形成は電着により行うことを特徴とす
る特許請求の範囲第１項記載の開口形成方法。 ３、上記金属層はニッケルを使用することを特徴とする
特許請求の範囲第１項又は第２項記載の開口形成方法。 ４、上記基板として半導体材料を使用し、上記開口をト
ランジスタのゲート開口とすることを特徴とする特許請
求の範囲第１項記載の開口形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/660,172 US4759822A (en) | 1984-10-12 | 1984-10-12 | Methods for producing an aperture in a surface |
| US660172 | 1984-10-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105845A true JPS61105845A (ja) | 1986-05-23 |
Family
ID=24648458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227618A Pending JPS61105845A (ja) | 1984-10-12 | 1985-10-12 | 開口形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4759822A (ja) |
| EP (1) | EP0178181A3 (ja) |
| JP (1) | JPS61105845A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880009419A (ko) * | 1987-01-26 | 1988-09-15 | 이찌하라 시로 | 반도체소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자 |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| FR2650120B1 (fr) * | 1989-07-21 | 1991-09-20 | Thomson Composants Microondes | Procede de fabrication de grilles hyperfines |
| US5118382A (en) * | 1990-08-10 | 1992-06-02 | Ibm Corporation | Elimination of etch stop undercut |
| US5420067A (en) * | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
| EP0645621A3 (de) * | 1993-09-28 | 1995-11-08 | Siemens Ag | Sensoranordnung. |
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Family Cites Families (14)
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