JPS6341078A

JPS6341078A - 半導体装置の製造方法

Info

Publication number: JPS6341078A
Application number: JP18470386A
Authority: JP
Inventors: Setsu Yamada; 節山田; Yasoo Harada; 原田　八十雄
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-08-06
Filing date: 1986-08-06
Publication date: 1988-02-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）　産業上の利用分野本発明は、半導体装置の製造方法に関し、特に微細な線
幅の電極や配線′ｌｒ：形成するものである。

（ロ）従来の技術半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にレジストを塗布し
、該レジストを選択的に露光し、現像してレジストを開
孔し、その上から電極材料を蒸着させ、レジストとレジ
スト上の電極材料を除去することで、レジストの開孔部
分のみで基板上に電極を形成するものである。

一般にレジストの選択的な庭先は、マスクを用（ハて行
われる。紫外線あるいは遠紫外線による露光で開孔され
たレジストをマスクとして用いて形成した電極の実現可
能な最小線幅は０．５μｍ程度である。これ以下の線幅
を得る手段としては、Ｘ線による露光や、マスクを用い
ずにレジストを電子ビームで直接描画するものがある。

しかしＸ線露光の場合、Ｘ＠露光用マスクの製作が難し
く、多くの工程を必要とし製作コストが高く、また電子
ビームで直接描画子る場合は、描画時間が非常に長Ｘな
るので、製造能率が極端に悪く量産には不向きであると
いった欠点を有している。

電界効果型トランジスタ（以下ＦＥＴという）、特にＧ
ａＡｓｋ用いｆ５Ｖ盲ットキ障壁によるＦＥＴは、高電
子＄ｖＪ度を有するので超高目波飲素子として使用され
る。特開昭５２−４５２’８０’ｊ）公報に記載されて
いるようにＦＥＴのマイクロ波特性を向上させる（特に
雑音指数の低減）にはゲート長の短縮が必要である。

（ハ）発明が解決しようとする問題点上述の如＜、ＦＥＴのマイクロ波特性を向上させる為に
ゲート長を短くする必要があるにも拘わらず、その線ｗ
ｉｔｈマスクパターンの転写で得られるレジストの開孔
幅で制限されてい之。更ＫＸ線露光や電子ビームによる
直接描画は生産性が悪く量産には不向きであった。

本発明は、従来の紫外線あるいは遠紫外線等を用いた露
光によるマスクパターンのレジストへの転写によって得
られる線幅に制限される事なく、より狭い幅の電極を形
成することを目的とするものである。

に）問題点を解決するための手段本発明は、基板上にレジストを選択的に形成する工程と
、該レジストをマスクとしてレジスト下に断面形状が逆
台形である凸Ｓを異方性エツチングにより形成する工程
と、更（（基板上面に絶縁膜を形成する工程と、前記凸
部上だ形成されているレジスト及び絶縁膜を除去する工
程々、残りの絶縁膜をマスクとして前記凸部及び基板を
エツチングして溝部を形成する工程と、該溝部内で接触
する金属膜を形成する工程とを含む半導体装置の製造方
法である。

（判作用凸部の断面形状全逆台形とするので、底辺は上辺より短
く形成され、この底辺の幅で絶縁膜が開孔される。この
絶縁膜をマスクとすることで、レジストの設けられる幅
よりも狭い幅で溝部を形成でき、更にその幅の金属膜が
形成できる。

（へ）実施例本発明方法をＦＥＴの作製に適用し之場合について、以
下にｗＪ１図Ａ乃至Ｉ全参照しつつ説明する。

半絶縁性ＧａＡｓ基板ｆｌ＋の（１００）面上に、高抵
抗（１００以上）のバッファ、’！＋２１を３〜４μｍ
、ｎ型動作層（３）（キャリア濃度、３〜３．５×１ｒ
　　　　−ｓ　　　　　　　　　　　　　　　　　　　
　　　＋１０　　ｃｍ　　）を０．１５〜０．２μｍお
よびｎ　型導伝層（４）（キャリア濃度：５Ｘ１０１８
Ｃｍ−以上）を１μｍ程度、順次気相成長法により連続
してエビタキシャｌｖ成長させる（第１図Ａ）。

導伝層（４）上にホトレジス）＋５１ｔ−全面に塗布し
、１．５μｍ程度の幅で、ゲート１を櫃形成のためのパ
ターンを、通常のホトリゾグラフィ技術により形成する
（同図Ｂ）。このときゲート電極は＜ＯＴＴ＞＜Ｏｌｌ
＞方向に配されるようにする（従って図面は（ＯＴＴ）
あるいは（Ｏｌｌ）面を示している氾このホトレジスト
＋５１ｅマスクとし、酒石酸十過酸化水素＋水からなる
エッチャントで０．６〜０．８μｍ程度の厚みのエツチ
ングを行う。すると基板は異方性エツチングされ断面形
状が逆台形である凸部（４）が形成される（同図Ｃ）。

このとき凸部（４１の逆台形の底辺は０．２〜０．３μ
ｍ程度である。

次に基板上面（つまり導伝層（４）上面）に、プラズマ
ＣＶＤ法により絶縁膜としてのＳｉＮｘ膜（６）’１１
５００人堆積させる（同図Ｄ）。このとき、成長ガスの
まわり込みにより、ＳｉＮｘ膜（６）は凸部（４（の裾
部まで堆積する。そしてアセトンを用いて凸部（４）′
上のレジストｔ５］’ｉ？除去し、同時にこのレジスト
（５）上のＳｉＮｘ膜も除去する（同図Ｅ）。

更に、燐酸十過酸化水素＋水からなるエッチャントでエ
ツチングを行うと、前記Ｓ　ｉ　Ｎ　ｘ　［ｉ６１がマ
スクとしてｍき、まず凸部（４ｆが除去され、次いで、
断面が台形状のリセス部ｉ７）が異方性エツチングで形
成される（同図Ｆ）。リセス部（７）は動作層１３）に
達するまで堀り込み形成する。

次に上面からショットキ金属（８）としてＴｉを１００
０Ａ、ＡＩをｓ　ｏ　００Ａ連続して蒸着し、リセス部
（７）を含んだゲート電極部に選択的にレジスタート１
！極（８）を得る。まずＡＩを燐酸を用いたケミカルエ
ツチングで、Ｔｉ１ＣＦ４＋０２ガスを用いた反応性イ
オンエツチングで除去し、続いて、ＣＦ４＋０２ガスを
用いた反応性イオンエツチングによりＳｉＮｘ膜（５）
の一部もエツチング除去する（同図Ｈ）。

レジスト（９）ヲアセトンで溶解除去したのち、図示し
ない才ψトレジストにより、ソース電極及びドレイン電
極のパターンを選択的に炸裂し、オーミック金属例えば
（Ａｕ＋Ｇｅ　）＋Ｎ　ｉ＋Ａｕ’ｉ蒸看した後前述の
ホトレジストを除去して、ソース１！極（１０）及びド
レイン電極間を得る。そしてオーミック金属を熱処理に
よるアロイ化を施し、ＦＥＴを完成する（同図り。向こ
のアロイ化の熱処理において、ゲート電極（８）ではこ
れに含まれるＴｉがショットキ障壁力Ｖ”破壊されるの
を防いでいる。

従って、先にオーミック電極を形成する場合、ショット
キ金属（ゲート電極）にＴｉを必ずしも含ませなくとも
良い。

（ト）発明の効果本発明は以上の説明から明らかな如く、断面形状が逆台
形の凸部を形成し、この凸部の底辺の長さの間隔をとっ
て絶縁膜が形成され、この絶縁膜をマスクとして溝部を
形成するので、この溝部の幅を凸部の上辺の幅よりも狭
く形成、できる。即ち、従来のフォトエツチングにより
得られるレジストの形成惺よりも狭い幅で、絶縁膜の開
孔がされ、実現可能な線幅をより狭いものおしている。

依って、ＦＥＴのゲート長を矩くすることが出来、また
、絶縁膜の存在によりゲート電極がソースあるいはドレ
イン電極と接触することなしに、ゲート電極を１字状（
てして、ゲート金属抵抗の低減も図れ、ＦＥＴの特性改
善に寄与さｎる。

【図面の簡単な説明】

第１図Ａ乃至Ｉは本発明方法の一実施例の工程説明図で
ある。ｉｌ＋・・・半絶縁性ＧａＡｓ基板、（３）・・・ｎ型
動作層、（４）・・・ｎ十専伝層、（４）・・・凸部、
（５）・・・ホトレジスト、１６）・・・ＳｉＮｘ膜（
絶縁膜）、＋７１・・・リセス部（溝部）（８）・・・
ショットキ金属（金属膜）、（８）・・・ゲート電極、
（１０）・・・ソース電極、ｕｌ・・・ドレイン電極。

Claims

【特許請求の範囲】

（１）基板上にレジストを選択的に形成する工程と、該
レジストをマスクとしてレジスト下に断面形状が逆台形
である凸部を異方性エッチングにより形成する工程と、
更に基板上面に絶縁膜を形成する工程と、前記凸部上に
形成されているレジスト及び絶縁膜を除去する工程と、
残りの絶縁膜をマスクとして前記凸部及び基板をエッチ
ングして溝部を形成する工程と、該溝部内で接触する金
属膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法。