JPS58142581A - ショットキ−バリアゲート形電界効果トランジスタの製造方法 - Google Patents
ショットキ−バリアゲート形電界効果トランジスタの製造方法Info
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- JPS58142581A JPS58142581A JP2640882A JP2640882A JPS58142581A JP S58142581 A JPS58142581 A JP S58142581A JP 2640882 A JP2640882 A JP 2640882A JP 2640882 A JP2640882 A JP 2640882A JP S58142581 A JPS58142581 A JP S58142581A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果トランジスタ、特にゲートにショッ
トキーバリアゲートを用い九ショットキーハリアグート
形電界効果トランジスタおよびその製造方法に関するも
のである。
トキーバリアゲートを用い九ショットキーハリアグート
形電界効果トランジスタおよびその製造方法に関するも
のである。
ゲートにショットキー障壁を用い九いわゆるショットキ
ーバリアゲート形電界効果トランジスタ（以下単に１８
ＢＦＥＴＪと言う。）は、たとえばＧａＡｓ半導体基板
上に長さ１鄭ｍ程度のゲート電極を形成した場合、マイ
クロ波帯域での動作が可能であり、超高周波帯トランジ
スタとして注目されている。このトランジスタの構造は
比較的簡単で、半絶縁性ＧａＡｓ基板上にｎ形のＧａＡ
ｓエピタキシャル成長層（以下単に「エピタキシャル層
」という。）を成長させて、このｎ形Ｇａム８エピタキ
シャル層上にオーム性接触のソースおよびドレイン電極
を形成し、このソースおよびドレイン電極の間にショッ
トキーバリア形のゲート電極を設けた構造である。第１
図（ａ）〜（ｆ）はその従来の８Ｂ ＦＥＴの製造工程
の１袈段階における状態を示す断面図で、まず、第１図
（ａ）に示すようにＧａＡｓ半絶縁性基板（１）上にｎ
形ＧａＡａエピタキシャルｍ （２）を所定の厚さ成長
させ、その上に第１図（ｂ）のように通常の写真製版技
術を用いてフォトレジスト（３）でソースおよびドレイ
ン電極形成用のパターンを形成し、全上面に電極金属を
蒸着した後、周知のす７トオフ法を用いて同図（Ｃ）の
ようにソース電極（４）とドレイン電極（５）を形成す
る。次に同図（ｄ）のようにフォトレジスト（６）によ
りゲート形成用のパターンを形成し、同図（ｅ） 、
（ｆ）のようにゲート部分を「堀込みリフトオフ法」に
よりリセス構造のゲート電極（７）を形成し、ＳＢ Ｆ
ＥＴが完成する。完成したＳＢ ＦＥＴのゲート電極（
７）の近傍の拡大断面図を第２図に示す。
ーバリアゲート形電界効果トランジスタ（以下単に１８
ＢＦＥＴＪと言う。）は、たとえばＧａＡｓ半導体基板
上に長さ１鄭ｍ程度のゲート電極を形成した場合、マイ
クロ波帯域での動作が可能であり、超高周波帯トランジ
スタとして注目されている。このトランジスタの構造は
比較的簡単で、半絶縁性ＧａＡｓ基板上にｎ形のＧａＡ
ｓエピタキシャル成長層（以下単に「エピタキシャル層
」という。）を成長させて、このｎ形Ｇａム８エピタキ
シャル層上にオーム性接触のソースおよびドレイン電極
を形成し、このソースおよびドレイン電極の間にショッ
トキーバリア形のゲート電極を設けた構造である。第１
図（ａ）〜（ｆ）はその従来の８Ｂ ＦＥＴの製造工程
の１袈段階における状態を示す断面図で、まず、第１図
（ａ）に示すようにＧａＡｓ半絶縁性基板（１）上にｎ
形ＧａＡａエピタキシャルｍ （２）を所定の厚さ成長
させ、その上に第１図（ｂ）のように通常の写真製版技
術を用いてフォトレジスト（３）でソースおよびドレイ
ン電極形成用のパターンを形成し、全上面に電極金属を
蒸着した後、周知のす７トオフ法を用いて同図（Ｃ）の
ようにソース電極（４）とドレイン電極（５）を形成す
る。次に同図（ｄ）のようにフォトレジスト（６）によ
りゲート形成用のパターンを形成し、同図（ｅ） 、
（ｆ）のようにゲート部分を「堀込みリフトオフ法」に
よりリセス構造のゲート電極（７）を形成し、ＳＢ Ｆ
ＥＴが完成する。完成したＳＢ ＦＥＴのゲート電極（
７）の近傍の拡大断面図を第２図に示す。
ここで、超高周波帯で用いる８Ｂ ＦＥＴでは菓子自体
の低雑音化が蝦大の問題であり、雑音指数ＮＦは、 ＮＦｏｃ ｔ （Ｒ＋Ｒ，） ６！Ｉ の関係がある。なお、ｔはゲート長、Ｒはグー６ ト直列抵抗、Ｒ，はソース抵抗である。この式から判る
ように、雑音指数ＩＦを下けるためには、ｔｇ、ＲｌＲ
，を小さくしなければならない０ここで従来の写真製版
技術で＃ ’ｌ、 ＝ ｌ＃ｍ以下のゲート電極を再現
性良く形成することは困−である。そのため、遠紫外線
露光、Ｘ線露光、電子ビーム露光等の方法が考案されて
いるが、設備に巨額な費用を必要とし、また、ゲートパ
ターンとしてはｔｇ＝ ０．５〜１１１ｍのいわゆるサ
ブミクロンゲートが形成されているが、ゲート電極の金
網自体が細いためにゲート直列抵抗Ｒ８が増大し、ゲー
ト長１ｇが小さいにもかかわらす高周波特性がそれ＃１
ど向上しないという問題があった。この欠点を無くすた
めに第３図に示す方法が考えられている。
の低雑音化が蝦大の問題であり、雑音指数ＮＦは、 ＮＦｏｃ ｔ （Ｒ＋Ｒ，） ６！Ｉ の関係がある。なお、ｔはゲート長、Ｒはグー６ ト直列抵抗、Ｒ，はソース抵抗である。この式から判る
ように、雑音指数ＩＦを下けるためには、ｔｇ、ＲｌＲ
，を小さくしなければならない０ここで従来の写真製版
技術で＃ ’ｌ、 ＝ ｌ＃ｍ以下のゲート電極を再現
性良く形成することは困−である。そのため、遠紫外線
露光、Ｘ線露光、電子ビーム露光等の方法が考案されて
いるが、設備に巨額な費用を必要とし、また、ゲートパ
ターンとしてはｔｇ＝ ０．５〜１１１ｍのいわゆるサ
ブミクロンゲートが形成されているが、ゲート電極の金
網自体が細いためにゲート直列抵抗Ｒ８が増大し、ゲー
ト長１ｇが小さいにもかかわらす高周波特性がそれ＃１
ど向上しないという問題があった。この欠点を無くすた
めに第３図に示す方法が考えられている。
すなわち、従来と同じ方法でｔ＝１μｍのゲート電極（
７）を形成した後（第２図）、このゲート電極（７）を
マスクとして電極直下のエピタキシャル層（２）を選択
エツチングし、その時のサイドエツチング作用を利用し
てゲート電極（７）とエピタキシャル層（２）との実質
的に接触している部分（２ａ）の長さｔ８゜をゲート長
ｔに対し ｔ８゜くへ としてサブミクロンゲートを形成するものであるが、ゲ
ート電極（７）とエピタキシャル層（２ａ）トノ３９触
部分に電界集中が起こり、特、性の劣化や信頼性低下の
原因の一つになっていえ□ この発明は以上のような問題点を艦みてなされたもので
、ショットキーバリアゲート電極とＧａＡｓエピタキシ
ャル膚の接触部のみに凹部を形成する仁とによって高周
波特性のよく、信頼性の高い８１ＰＥＴとその製造方法
を提供することを目的としている。
７）を形成した後（第２図）、このゲート電極（７）を
マスクとして電極直下のエピタキシャル層（２）を選択
エツチングし、その時のサイドエツチング作用を利用し
てゲート電極（７）とエピタキシャル層（２）との実質
的に接触している部分（２ａ）の長さｔ８゜をゲート長
ｔに対し ｔ８゜くへ としてサブミクロンゲートを形成するものであるが、ゲ
ート電極（７）とエピタキシャル層（２ａ）トノ３９触
部分に電界集中が起こり、特、性の劣化や信頼性低下の
原因の一つになっていえ□ この発明は以上のような問題点を艦みてなされたもので
、ショットキーバリアゲート電極とＧａＡｓエピタキシ
ャル膚の接触部のみに凹部を形成する仁とによって高周
波特性のよく、信頼性の高い８１ＰＥＴとその製造方法
を提供することを目的としている。
以下本発明の一実施例を図を用いて詳細に説明する１）
まず、第１図（ａ）〜（ｆ）に示した従来と同じ方法で
ソース電極（４）、ドレイン電極（５）およびゲート電
極（７λを形成し、０．０１ Ｔｏｒｒ ”−数Ｔｏｒ
ｒの圧力下に上記各電極を形成したＳＢ ＦＥＴ （ウ
ェハ状態）ｔ−入れ酸巣によるプラズマを所定の時間照
射することにより、第４図（ａ）に示すようにケート電
極（７）とエピタキシャル層（２）との接触部分に変成
層（８）を所定の深さおよび幅に形成する。次に、ゲー
ト電極（７）をマスクにして変成層（８）を選択エツチ
ングすることにより、第４図（ｂ）に示すように凹部（
９）を形成し、ケート電極（７）とエピタキシャル層（
２）との接触長ｔ、。かゲート長ｔ、に対して１ｇ０＜
１．なるゲート電極形状を形成することができ友。
まず、第１図（ａ）〜（ｆ）に示した従来と同じ方法で
ソース電極（４）、ドレイン電極（５）およびゲート電
極（７λを形成し、０．０１ Ｔｏｒｒ ”−数Ｔｏｒ
ｒの圧力下に上記各電極を形成したＳＢ ＦＥＴ （ウ
ェハ状態）ｔ−入れ酸巣によるプラズマを所定の時間照
射することにより、第４図（ａ）に示すようにケート電
極（７）とエピタキシャル層（２）との接触部分に変成
層（８）を所定の深さおよび幅に形成する。次に、ゲー
ト電極（７）をマスクにして変成層（８）を選択エツチ
ングすることにより、第４図（ｂ）に示すように凹部（
９）を形成し、ケート電極（７）とエピタキシャル層（
２）との接触長ｔ、。かゲート長ｔ、に対して１ｇ０＜
１．なるゲート電極形状を形成することができ友。
発明者等の実験によれば、０．２Ｔｏｒｒの真空度中で
酸素プラズマを作り、１０秒間プラズマを照射したとこ
ろ、深さおよび幅がそれぞれ０．２μｍの変成層（８）
が形成された。また、とのＧａＡａ ｉ成層（８）は、
他のＧａＡｓエピタキシャル層（２）に比べてエツチン
グ速度が１０〜２０倍と速いことが判っている。
酸素プラズマを作り、１０秒間プラズマを照射したとこ
ろ、深さおよび幅がそれぞれ０．２μｍの変成層（８）
が形成された。また、とのＧａＡａ ｉ成層（８）は、
他のＧａＡｓエピタキシャル層（２）に比べてエツチン
グ速度が１０〜２０倍と速いことが判っている。
ここで、プラズマエネルギーの照射により、ゲート電極
（７）とエピタキシャル層（２）との接触部分にのみＧ
ａＡｓの変成層（８）が形成される理由として金属と半
導体との境界部分にプラズマを作る時の高周波電界が集
中してプラズマと化学反応を起こすためであると考えら
れている。
（７）とエピタキシャル層（２）との接触部分にのみＧ
ａＡｓの変成層（８）が形成される理由として金属と半
導体との境界部分にプラズマを作る時の高周波電界が集
中してプラズマと化学反応を起こすためであると考えら
れている。
以上のようにこの実施例になるＳＢ ＦＥＴでは従来と
全く同様の写真製版技術を用いてｔ＝１μｍのゲート電
極（７）を形成後、変成層（８）の選択エツチングによ
りｔ（１，ａｍのいわゆるサブミクロンｇ。
全く同様の写真製版技術を用いてｔ＝１μｍのゲート電
極（７）を形成後、変成層（８）の選択エツチングによ
りｔ（１，ａｍのいわゆるサブミクロンｇ。
ゲート電極を形成することができる。また、第３図に示
した従来のサイドエツチングを用いる方法ではエピタキ
シャル層（２）全体がエツチングされるため、工、８８
等の素子定数が変化することがめるが、この実施例の方
法では、変成層（８）が他のエピタキシャル層（２）と
比べてエツチング速度が１０〜２０倍程度と速いことを
利用し他のエピタキシャル層（２）はほとんどエツチン
グせずに変成層（８）のみエツチングすることも可能と
なり、工１８８等の素子定数の変化は無くなった。
した従来のサイドエツチングを用いる方法ではエピタキ
シャル層（２）全体がエツチングされるため、工、８８
等の素子定数が変化することがめるが、この実施例の方
法では、変成層（８）が他のエピタキシャル層（２）と
比べてエツチング速度が１０〜２０倍程度と速いことを
利用し他のエピタキシャル層（２）はほとんどエツチン
グせずに変成層（８）のみエツチングすることも可能と
なり、工１８８等の素子定数の変化は無くなった。
なおこの発明において、半導体エピタキシャル層の厚さ
および不純物濃度は８Ｂ ］ｉ’ＥＴの使用目的により
適宜選択でき、またソーさ電極、ドレイン電極およびゲ
ート電極のそれぞれの電極材料並びに、プラズマエネル
ギーの照射時間、ガスの種類。
および不純物濃度は８Ｂ ］ｉ’ＥＴの使用目的により
適宜選択でき、またソーさ電極、ドレイン電極およびゲ
ート電極のそれぞれの電極材料並びに、プラズマエネル
ギーの照射時間、ガスの種類。
真空度、エツチング液等も適宜選択できるものでめるＯ
以上詳述したように、この発明になるＳＢ ＦＥＴでは
ショットキーバリア形ゲート電極の端縁部が接触する半
導体基体の部位のみに凹部を設けたのでサブミクロンゲ
ート電極が形成そき高周波特性をよくすることができ、
しかも素子定数の変化も防止でき、かつ、その製造方法
においては上記凹部を形成すべき部分にプラズマによる
変成層をつくり、これをエツチング除去する方式を用い
たので、特殊な装置や複雑な工程を必要とすることなく
高周波特性のよい、高信頼度の８Ｂ ＦＥＴを歩留りよ
く得ることができる。
ショットキーバリア形ゲート電極の端縁部が接触する半
導体基体の部位のみに凹部を設けたのでサブミクロンゲ
ート電極が形成そき高周波特性をよくすることができ、
しかも素子定数の変化も防止でき、かつ、その製造方法
においては上記凹部を形成すべき部分にプラズマによる
変成層をつくり、これをエツチング除去する方式を用い
たので、特殊な装置や複雑な工程を必要とすることなく
高周波特性のよい、高信頼度の８Ｂ ＦＥＴを歩留りよ
く得ることができる。
第１図（ａ）〜（ｆ）は従来の８１ ＦＥＴの製造工程
の主要段階における状態を示す断面図、第２図はそのゲ
ート電極のリセス構造を示す拡大断面図、第３図は従来
のサイドエツチングを用いたゲート電極構造を示す拡大
断面図、第４図（ａ） 、 （ｂ）はこの発明の一実施
例におけるゲート電極部加工手順を示す拡大断面図であ
る。 図において、（１）はＧａＡｓ絶縁性基板（絶縁性半導
体基板） 、（２）ＦｉＧａＡｓ （半導体）エピタキ
シャル成長層、（４）はソース電極、（５）はドレイン
電極、（７）はゲート電極、（８）は変成層、（９）は
凹部である。 なお、図中同一符号は同一または相当部分を示すＯ 代理人 葛野侶 −（外１名） 第１図 第２図 第３図
の主要段階における状態を示す断面図、第２図はそのゲ
ート電極のリセス構造を示す拡大断面図、第３図は従来
のサイドエツチングを用いたゲート電極構造を示す拡大
断面図、第４図（ａ） 、 （ｂ）はこの発明の一実施
例におけるゲート電極部加工手順を示す拡大断面図であ
る。 図において、（１）はＧａＡｓ絶縁性基板（絶縁性半導
体基板） 、（２）ＦｉＧａＡｓ （半導体）エピタキ
シャル成長層、（４）はソース電極、（５）はドレイン
電極、（７）はゲート電極、（８）は変成層、（９）は
凹部である。 なお、図中同一符号は同一または相当部分を示すＯ 代理人 葛野侶 −（外１名） 第１図 第２図 第３図
Claims (5)
- （１）半絶縁性半導体基板、この半絶縁性半導体基板上
に形成された半導体エピタキシャル成長層、この半導体
エピタキシャル成長層上に形成されたソース電極および
ドレイン電極、並びに上記ソース電極と上記ドレイン電
極との間において上記半導体エピタキシャル成長層上に
形成されたショットキーバリア形のゲート電極を備えた
ものにおいて、上記半導体エピタキシャル成長層の上記
ゲート電極の端縁部が接触する部位のみに凹部が形成さ
れたことを特徴とするショットキーバリアゲート形鴫界
効果トランジスタ。 - （２） ゲート電極がソース電極とドレイン電極との
間において半導体エピタキシャル成長層の表面部に設け
られた凹みの底面上に形成筋れたことを特徴とする特許
請求の範囲第１項記載のショットキーバリア形電界効果
トランジスタ。 - （３）半絶縁性半導体基板上に半導体エピタキシャル成
長層を形成し、上記半導体エピタキシャル成長層上にソ
ース電極およびドレイン電極を形成し、上記ソース電極
および上記ドレイン篭極関の上記半導体エピタキシャル
成長層上にショットキーバリア形のゲート１ｉｔ極を形
成し、上記半導体エピタキシャル成長層の上記ゲート電
極の端縁部が接触する部位にガスプラズマのエネルギー
を加えて当該部位のみに変成層を形成し、上記変成層を
上記ゲート電極をマスクとして選択エツチングして除去
し当該部位に凹部を形成することを特徴とするショット
キーパリアゲート形電界効果トランジスタの製造方法。 - （４） ゲート電極をソース電極とドレイン電極との
間において半導体エピタキシャル成長層の表面部に設け
られた凹みの底面に形成することを特徴とする特ｆｆｒ
Ｊ求の傘α囲第３項記畝のショットキーバリアゲート形
電界効果トランジスタの製造方法。 - （５） ガスプラズマとしてＭ＃プラズマを用いるこ
とを特徴とする特許請求の範囲第３項または第４項記載
のショットキーバリアゲート形電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640882A JPS58142581A (ja) | 1982-02-18 | 1982-02-18 | ショットキ−バリアゲート形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640882A JPS58142581A (ja) | 1982-02-18 | 1982-02-18 | ショットキ−バリアゲート形電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142581A true JPS58142581A (ja) | 1983-08-24 |
| JPS6257264B2 JPS6257264B2 (ja) | 1987-11-30 |
Family
ID=12192722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2640882A Granted JPS58142581A (ja) | 1982-02-18 | 1982-02-18 | ショットキ−バリアゲート形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142581A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285551A (ja) * | 1987-05-18 | 1988-11-22 | Nippon Paint Co Ltd | 水現像性印刷用版材 |
| JPH01262135A (ja) * | 1988-04-08 | 1989-10-19 | Komori Printing Mach Co Ltd | 印刷物用ニス塗りパターンコーテイング版 |
| JPH0226744A (ja) * | 1988-07-18 | 1990-01-29 | Komori Printing Mach Co Ltd | 印刷物用パターンコーテイング版 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673475A (en) * | 1979-11-20 | 1981-06-18 | Mitsubishi Electric Corp | Schottky barrier type field-effect transistor |
-
1982
- 1982-02-18 JP JP2640882A patent/JPS58142581A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673475A (en) * | 1979-11-20 | 1981-06-18 | Mitsubishi Electric Corp | Schottky barrier type field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257264B2 (ja) | 1987-11-30 |
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