KR100216594B1 - 다중게이트의 제조 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
다층 게이트 제조방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다층 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함
3. 발명의 해결 방법의 요지
선택성장 방법으로 한 번의 리소그라피로 공정으로 리세스 식각을 할 수 있고, 에피층 두께, 도핑농도를 조절하여 소자의 특성을 조절할 수 있고, 리소그라피로 공정으로 게이트를 형성하여 선폭이 작은 다층 게이트를 손쉽게 형성함으로써 좁은 간격의 다중 게이트 전극을 가지는 소자를 제작할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조

Description

다중게이트의 제조 방법
본 발명은 좁은 간격이고 미세 선폭인 다중 전극을 가지는 소자를 제어성 좋게 제조할 수 있게 하는 다중 게이트 제조방법에 관한 것이다.
종래의 방법에서는 다중 게이트형 소자는 이득 조절 및 믹서 등에 응용되고 있다. 종래의 다중 게이트형 소자의 전극 부분의 단면 구조를 제1도에 나타내었다. 제1도의 (b)에 있어서 18a, 19a는 다중 게이트 전극을 나타내고 있다. 이 다중 게이트 전극 18a, 19a의 종래 제조방법을 제1도(a), (b)에 나타내었다. 제1도(a)에서 게이트 1을 형성하고 제1도의(b)에서 게이트 2의 형성을 나타낸다. 제1도의(b)에서 13a, 14a는 다중 게이트 전극 18a, 19a를 형성하기 위한 감광막 패턴이다. 종래의 방법에 의한 제조 순서는 화합물 반도체 기판위에 제1, 제2 활성층을 성장한 후 오믹 금속층(AuGe/Ni/Au)을 형성하고, 제1 게이트용 마스크로 제1 게이트로 전극용 패턴을 형성하고, 제1 게이트 금속을 올려 리프트 오프하고 나. 제2 게이트용 마스크로 제2 게이트 전극용 패턴을 형성한다.
상기와 같은 종래의 제조 방법에서는 게이트 전극 형성용 감광막 패턴 13a, 14a를 기존의 노광 방법인 스태퍼를 사용하고 자외선이나 원 적외선을 사용하여 노광을 하고, 이 방법에 의해 다중 게이트를 형성하는 경우에 감광막 패턴 13a, 14a의 폭을 0,35um보다 작게 하는 것이 어렵고, 두패턴 사이의 거리를 1um이하로 줄이는 것은 곤란하다. 그리고 게이트 저항을 줄이기 위해 게이트 전극을 버섯 머리 구조로 한 경우에는 게이트 전극간의 분리거리의 조절이 어렵게 된다. 이 때문에 우수한 성능의 다중 게이트형 소자를 제작하기 위해서는 보다 우수한 리소그라피 공정의 도입과 추가의 공정을 개발할 필요가 있다.
따라서 본 발명은 선택성장 방법으로 한 번의 리소그라피 공정으로 리세스 식각을 할 수 있고, 에피층 두께, 도핑농도를 조절항여 소자의 특성을 조절할 수 있고, 리소그라피 공정으로 게이트를 형성하여 선폭이 작은 다중 게이트를 손쉽게 형성함으로써 좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 소자의 전극 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 다중 게이트 제조방법에 있어서, 반도체 기판 상에 제1 활성층을 성장시키고, 상기 제1 활성층 일부의 영역의 두께 일부를 식각하는 제1단계, 상기 제1 활성층의 식각부위 상부에 제2 활성층을 선택적으로 성장시키는 제2단계, 각각 상기 제1활성층 및 제2 활성층 상부에 오믹 금속층을 형성하는 제3단계, 전체 구조 상부에제1 감광막 패턴과 제2 감광막 패턴을 차례로 형성하는 제4단계, 상기 제1 및 제2 감광막 패턴을 차례로 현상하되, 상기 제1 감광막 패턴은 제 활성층 및 제2 활성층의 일부 영역을 노출시키고, 상기 제2 감광막 패턴은 노출된 상기 제1 및 제2 활성층 영역 및 상기 제1 감광막 패턴의 일부 영역을 노출시키도록 형성하는 제5단계, 상기 제1 감광막 패턴을 식각 마스크로하여 상기 제2 활성층의 일부를 선택적으로 식각하는 제6단계, 전체구조 상부에 게이트 금속층을 도포하고 상기 제1 감광막 패턴을 제거함으로써 상기 게이트 금속층을 리프트 오프하여 상기 제1 및 제2 활성층과 각각 접속되는 제1 및 제2 게이트를 형성하는 제7단계; 및 상기 제2 활성층을 선택제거하고 전체 구조 표면에 절연막을 증착하는 제8단계를 포함하여 이루어지는 것을 특징으로 한다.
제1도는 종래기술에 따른 다중 게이트 제조방법,
제2도는 본 발명에 의한 다중 게이트 단면도,
제3도는 본 발명에 따른 다중 게이트 제조 공정도.
* 도면의 주요부분에 대한 부호 설명
21 : 반절연 갈륨비소 기판 22 : 제1활성층
23 : 제2활성층 23a : 식각 단면
24 : 절연막층 25 : 절연막 식각용 감광막
26 : 재 성장층 26a, 26b : 재 성장층 경계면
27 : 오믹 금속층
28, 28a, 29, 29a, 30, 30a : 다중전극 게이트 패턴 형태
31 : 1차 레지스트막 32 : 2차 레지스트막
32 : 제1게이트 영역 34 : 제2게이트 영역
35 : 제1소자 리세스모양 36 : 제2소자 리세스모양
37 : 게이트 금속 38, 38a : 제1게이트
39, 39a : 제2게이트 40 : 절연막층
이하, 첨부한 제2도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 의한 다중 게이트 제조방법 예시도, 제3도는 본 발명에 의한 다중 게이트 제조공정 순서도이다.
먼저, (a)도는 화합물 반도체 기판 위헤 제1, 제2 활성층을 성장시키고, 그위에 PECVD 방법으로 절연막을 형성한 후 선택 성장할 부분을 정의하기 위하여 감광막을 도포한 후 110℃에서 열처리하고 스태퍼를 사용하여 패턴을 형성한 단면도, (b)도는 이 패턴을 이용하여 절연막을 식각하고 감광막을 제거한 후, 이 절연막을 마스크로하여 제2 활성층을 식각한 단면도이고, (c)도는 제2 소자의 활성층을 MOCVD 방법으로 선택적으로 성장한 후의 단면도이고, 도면 부호 26a는 선택성장의 끝 부분을 나타내고 있으며 단차가 생기지 않도록 재성장시 주의해야 한다. (d)도는 재성장 시에 사용한 절연막을 제거하고 오믹 금속층(AuGe/Ni/Au)을 형성한 단면도이며, (e)도는 게이트 금속용 패턴층 형성에 관한 도면으로 도면부호 28, 28a, 29, 29a, 30, 30a는 각각 게이트 패턴에 해당되는 전자빔 에너지를 주기 위한 패턴의 모양과 이를 사용하여 형성한 넓은 게이트 머리를 가지도록 형성된 게이트 패턴을 나타낸 것으로, 동도에서 전자빔용 미세 패턴 형성용의 하부 감광막(31)과 상단부의 선폭과 모양을 임의로 조절할 수 있는 상부 감광막(32)을 도포한 형상을 나타내고 있다. 전자빔용 감광막(31)은 PMMA(Polymrthyl Metacrylate)를 도포한 후 고온(190℃)에서 열처리 하고, 그 위에 감광막(32)을 도포한다. 이때의 감광막은 P(MMA- MAA)를 사용하였다. 전자빔 에너지 분리 방법은 패턴을 직접 노광할 때 패턴에 따라 (e)도의 상부에 표시된 도면 부호 28, 29, 30, 28a, 29a, 30a 바와 같이 전자빔의 에너지를 분리하여 서로 다르게 하는 방법을 말한다. 도면부호 28, 28a, 30, 30a는 상층부 레지스트를 노광할 수 있는 에너지를 주게 되며, 그 크기(패턴의 길이 : 상단부 길이)와 모양을 도면부호 28, 28a, 30, 30a의 조절로 게이트 금속의 모양을 임의로 조절할 수 있다. 도면부호 9, 9a는 실제의 게이트 길이를 정하는 노광 에너지와 크기를 준다. 제3도의 (e)도의 도면부호 33, 34는 동도의 감광막(31, 32)를 노광하여 형상을 형성한 모양 제1 및 제2 게이트 영역(33, 34)를 나타내고 있다. 형상의 역경사 부분(33a)은 나중의 리프트 오프 공정에 유용하게 사용되게 한다. 그러면 동도의 (33), (34)와 같이 바닥의 폭(13b : 게이트 길이의 크기)이 결정된다. 게이트 금속을 증착한 전체 단면 형상(h)을 나타낸다. 제3도의 (f)도는 각 소자의 리세스 식각후의 단면으로 (35)부분은 활성 제1층을 선택적으로 식각하고 (36)부분은 선택성장을 선택적으로 식각한 후의 단면을 나타낸 것이고 제3도의 (g)도는 게이트 금속(37)을 리프트 오프 방법으로 완성한 금속선(38), (39)의 단면도이다. (h)도는 게이트 금속층을 아세톤으로 리프트 오프한 후의 단면도이다. 도면에서 38a, 39a는 감광막을 제거하고 난 후 대기에 접해 있는 게이트 금속이다. (i)도는 불산 등의 선택성장층 선택 제거제로 선택성장층만 선택적으로 제거한 후의 단면도이다. 그리고 최종적으로 형성된 게이트 금속층에 절연막을 증착하여 소자 및 배선 표면의 산화를 방지하도록 하였다.
본 발명은 선택성장층과 전자빔 노광 에너지 조정과 리프트 오프 방법에 의한 다중 게이트 금속을 형성하는 방법으로 선택성장에 의한 제2의 소자에 대한 문턱전압 등을 제1 소자와 서로 다르게 조절할 수 있다. 그리고 게이트 크기와 각 게이트간의 거리를 임의로 조절할 수 있게하여 게이트간 간격 및 선폭을 줄일 수 있게하여 소자의 특성을 향상 시킬 수 있도록 한 것이다. 각 소자의 동작전압은 초기의 에치층 성장에 의한 제1 소자와 선택성장층으로 만들어진 제2 소자의 에피층 두께, 두핑농도를 조절하여 임의로 사용할 수 있도록 하므로서 전체 소자의 제작 공정이 보다 재현성 있는 다중 게이트 금속을 얻을 수 있도록 한 것이다. 그리고 본 방법을 사용하여 게이트 머리와 바닥이 자기 정렬이 되도록하여 추가의 정렬이 불필요하며 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.
본 발명은 선택성장층을 사용하여 제1, 제2 각 소자의 동작전압을 1회의 리소그라피로 조정할 수 있다. 그리고 변형 T-모양의 게이트 전극을 가지는 다중 게이트형 소자를 종례 예와 비교하여 1회의 전자빔 리소그라피 공정을 사용하는 것만으로 게이트 길이를 작게 형성하고, 게이트간 간격을 좁게하며 제어성 좋게 형성할 수 있다. 이 방법에 의하면 게이트 자체의 저항 게이트간 저항을 작게 할 수 있어서 안정하고 좋은 특성을 가지는 소자를 제조할 수 있다.
즉 활성층의 설계시 각 소자의 동작전압을 고려하고, 선택성장층의 에피층 두께, 도핑농도를 조절하여 사용하므로서 각 소자의 리세스 식각시 원하는 동작전압을 고려하여 리세스 식각을 선택적으로 수행 함으로서 각 소자의 동작 전압을 1회의 리소그라피 조정할 수 있다. 따라서 기존의 방법에서 사용하는 2회의 리소그라피 공정, 2회의 리세스 식각 공정, 2회의 금속증착 공정등 공정이 매우 복잡한데 이를 줄일 수 있는 장점이 있다. 그리고 다중게이트 금 속의 선폭을 미세하게 조절하여 사용하므로서 작은 게이트 길이 넓은 게이트 머리를 가지는 소자를 제작할 수 있다. 따라서 본 구조의 소자를 사용하면 회로의 성능을 높일 수 있다. 그리고 게이트 머리를 비대칭으로 설계 제작하므로서 게이트 게이트간의 분리 선폭의 조절을 용이하게 할 수 있어서 게이트 게이트간간 저항을 최소화 할 수 있다. 본 방법에 의하여 다중 게이트를 형성하므로서 소자의 성능을 개선하고 공정의 간소화로 회로의 재현성을 높일 수 있는 잇점이 있다.
상기와 같은 본 발명에 의한 방법은 기존의 방법에 비해 노광 시간은 일부 증가하지만 게이트 머리와 게이트 바닥금속 사이의 오정렬이 없어서 전체 공정의 재현성을 높이고, 1회의 노광으로 각 소자의 게이트 패턴을 동시에 만들 수 있고 리세스 공정을 선택적으로 용이하게 할 수 있고, 미세 게이트의 형성이 가능하여 소자 성능의 향상을 꽤할 수 있고, 게이트 모양의 임의 조절로 다중 게이트의 게이트간 거리의 임의 조절 및 리프트 오프 공정의 편이성 등의 효과를 이용하면 소자 및 회로의 성능을 개선시키고 소자의 신뢰도를 향상시킨다.

Claims (11)

  1. 다중게이트 제조 방법에 있어서, 반도체 기판 상에 제1 활성층을 성장시키고 상기 제1 활성층 일부의 영역의 두께 일부를 식각하는 제1단계, 상기 제1 활성층의 식각부위 상부에 제2 활성층을 선택적으로 성장시키는 제2단계, 각각 상기 제1 활성층 및 제2 활성층 상부에 오믹 금속층을 형성하는 제3단계, 전체 구조 상부에 제1 감광막패턴과 제2 감광막패턴을 차례로 형성하는 제4단계, 상기 제1 및 제2 감광막패턴을 차례로 현상하되 상기 제1 감광막 패턴은 제 활성층 및 제2 활성층의 일부 영역을 노출시키고, 상기 제2 감광막 패턴은 노출된 상기 제1 및 제2 활성층 영역 및 상기 제1 감광막 패턴의 일부 영역을 노출시키도록 형성하는 제5단계, 상기 제1 감광막 패턴을 식각 마스크로하여 상기 제2 활성층의 일부를 선택적으로 식각하는 제6단계, 전체 구조 상부에 게이트 금속층을 도포하고 상기 제1 및 제2 감광막 패턴을 제거함으로써 상기 게이트 금속층을 리프트 오프하여 상기 제1 및 제2 활성층과 각각 접속되는 제1 및 제2 게이트를 형성하는 제7단계, 및 상기 제2 활성층을 선택제거하고 전체 구조 표면에 절연막을 증착하는 제8단계를 포함하여 이루어지는 것을 특징으로 하는 다중게이트 제조방법.
  2. 제1항에 있어서, 상기 제1단계는, 반도체 기판상에 제1 활성층을 성장시키는 제9단계, 상기 제1 활성층 상부에 절연막을 형성한 후 상기 절연막 상부에 감광막을 도포하는 제10단계, 상기 감광막을 마스크로 하여 상기 절연막 일부를 식각하고 상기 감광막을 제거하는 제11단계, 및 상기 절연막을 마스크로하여 상기 제1 활성층의 일부를 식각하는 제12단계를 구비하여 이루어지는 것을 특징으로 하는 다층 게이트 제조방법.
  3. 제2항에 있어서, 상기 절연막은 PECVD 방법으로 이루어지는 것을 특징으로 하는 다층 게이트 제조방법.
  4. 제1항에 있어서, 상기 감광막은 110℃에서 열처리되어 이루어지는 것을 특징으로 하는 다층 게이트 제조방법.
  5. 제1항에 있어서, 상기 제2 활성층은 MOCVD 방법으로 선택적으로 성장되는 것을 특징으로 하는 다층 게이트 제조방법.
  6. 제1항에 있어서, 상기 제2단계에서 상기 제2 활성층은 상기 제1 활성영역과 동일한 단차를 가지도록 형성되어 이루어지는 것을 특징으로 하는 다층 게이트 제조방법.
  7. 제1항에 있어서, 상기 제1 및 제2 감광막패턴은 전자빔용 미세 패턴 형성방법에 의해 동시에 형성되어지는 것을 특징으로 하는 다층 게이트 제조방법.
  8. 제6항에 있어서, 상기 제1 감광막패턴은 PMMA(Polymrthyl Metacrylate)인 것을 특징으로 하는 다층 게이트 제조방법.
  9. 제1항에 있어서, 상기 제2 감광막패턴은 P(MMA-MAA)인 것을 특징으로 하는 다층 게이트 제조방법.
  10. 제1항에 있어서, 상기 게이트 금속층은 아세톤으로 리프트 오프되는 것을 특징으로 하는 다층 게이트 제조방법
  11. 제1항에 있어서, 상기 제2 활성층 제거제는 불산인 것을 특징으로 하는 다층 게이트 제조방법.
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