KR0163742B1 - T형 게이트의 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000002904 solvent Substances 0.000 claims description 2
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 장치의 제조방법에 있어서, 개선된 T형 게이트를 형성하는 방법에 관한 것이다.
본 발명에 의해 제작된 공중교각(airbridge) 형태의 T-게이트에 의하면, 게이트 금속이 화학적인 방법으로 증착된 절연막에 의해 접촉되기 때문에 종래의 포토레지스트와 게이트 금속 사이에서 나타날 수 있는 계면에 따른 측면방향의 Au 성장을 억제할 수 있으며, 금속선 간의 단락의 발생을 방지할 수 있기 때문에 금속선 간의 간격을 줄일 수 있다.
또한, 공정을 안정화시킴과 아울러 단순화시킬 수 있기 때문에 수율을 향상시킬 수 있다.
Description
제1도 내지 제9도는 본 발명에 의한 T형 게이트의 형성방법을 각 단계별로 나타낸 공정 단면도로서,
제1도는 기판 위에 미세한 포토레지스트 패턴의 형성 공정을 나타낸 단면도.
제2도는 절연막 증착공정을 나타낸 단면도.
제3도는 평탄화막의 형성 공정을 나타낸 단면도.
제4도는 절연막 노출을 위한 평탄화막의 식각공정을 도시한 단면도.
제5도는 노출된 절연막의 습식식각 단계를 도시한 단면도.
제6도는 미세 패턴의 포토레지스트막을 제거하고 이 부위를 리세스 식각하는 단계를 도시한 단면도.
제7도는 평탄화막과 절연막을 마스크로 이용한 게이트 금속의 증착 단계를,
제8도는 평탄화막의 리프트-오프 단계를 나타낸 단면도.
제9도는 절연막의 식각단계를 각각 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 포토레지스트 패턴 2 : 기판
3 : 절연막 4 : 평탄화막
5 : T형 게이트
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 개선된 T형 게이트를 형성하는 방법에 관한 것이다.
일반적으로, 반도체 장치의 제작에 있어서, 미세한 T형 게이트를 형성하는 방법으로, 전자-빔 리소그래피(e-beam lithography)를 이용한 방법과, 미세한 게이트 패턴과 상층의 넓은 영역의 패턴을 이용하는 방법과, 미세한 임시 게이트를 형성한 후 게이트 측면절연막을 증착하고 임시 게이트를 제거하여 넓은 게이트 영역을 정의하는 방법 등을 주로 사용하고 있다.
상술한 방법들은 각기 장, 단점을 가지고 있다.
상기 전자-빔 리소그래피에 의한 게이트 형성방법은 고가의 장비를 사용해야 하며, 생산성(throughput)이 떨어지는 단점을 갖고 있다.
상기 미세한 게이트 패턴과 상층의 넓은 영역의 패턴을 이용하는 방법은 이 단계의 리소그래피 공정에 따른 공정의 복잡성과 정렬의 불일치에 따른 형상의 불균형을 초래하는 단점을 갖는다.
또한, 상기 임시 게이트와 측면절연막을 이용하는 방법은 게이트의 패턴 크기를 정확히 조절하기 위해서 매우 정밀한 공정제어가 요구되어 생산성이 저하되는 문제점 등을 안고 있다.
따라서, 본 발명은 상술한 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 공정을 단순화하고 공정의 여유도를 개선하여 소자 제작에 따른 생산성을 향상시킬 수 있는 T형 게이트의 형성방법을 제공하는데 있다.
상기 목적에 부응하는 본 발명의 특징은, 반도체 기판상의 게이트영역에 해당하는 부위에 미세한 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 포함한 기판의 전면에 절연막을 증착하는 공정과, 상기 절연막을 충분히 피복할 수 있도록 평탄화막을 도포하는 공정과, 상기 게이트영역 상의 절연막을 노출시킬 수 있도록 상기 평탄화막을 건식식각하는 공정과, 상기 포토레지스트 패턴 상부 및 측면 주위의 절연막을 식각하는 공정과, 상기 공정에 의해 노출된 포토레지스트 패턴을 제거한 후, 노출된 반도체 기판을 리세스(recess) 식각하는 공정, 및 상기 잔류된 절연막과 평탄화막 패턴을 마스크로 이용하여 게이트 박막을 증착한 후, 상기 잔류된 절연막과 평탄화막 패턴을 제거하여 공중교각(airbridge) 형상의 게이트를 형성하는 공정으로 이루어진다.
이하, 본 발명에 의한 T형 게이트의 형성방법을 각 단계별로 도시한 제1도 내지 제9도를 참조하여 본 발명의 실시예를 상세히 설명한다.
먼저, 제1도를 참조하여 소정의 반도체 기판(2) 위에 미세한 포토레지스트 패턴(1)을 형성한다.
상기 포토레지스트 패턴(1)은 후술되는 T형 게이트 크기의 하부 패턴에 대응된다.
절연막 증착 공정을 나타낸 제2도를 참조하여, 상기 공정을 통하여 미세 포토레지스트 패턴(1)이 형성된 기판(2)의 전면에 절연막(3)을 증착한다.
이때, 상기 포토레지스트막(1)이 손상되지 않도록 저온 증착한다.
이 절연막(3)의 두께는 레지스트 패턴(1)과 함께 T형 게이트의 상부측 넓은 영역의 크기를 정의하므로, 제작되는 소자의 특성에 적합하도록 적절한 두께로 증착한다.
후술되는 T형 게이트의 상부영역은 상기 포토레지스트막(1)의 폭과 양측면에 증착된 절연막 두께의 합에 해당한다.
이어, 평탄화막의 형성 공정을 나타낸 제3도를 참조하여, 상기 절연막(3)이 충분히 덮을 수 있을 정도의 두께로 평탄화막(4)이 증착된다. 이때, 포토레지스트막(1)이 형성된 부위의 평탄화막(4)의 두께는 좌, 우의 영역보다 얇은 두께로 증착된다.
이어, 저온에서의 열처리를 공정을 수행하여 평탄화막(4)을 고밀화시킨다.
절연막 노출을 위한 평탄화막의 식각공정을 도시한 제4도를 참조하여, 상기 평탄화막(4)을 건식식각 방법에 의해 노출시킨다.
노출된 절연막의 습식식각 단계를 도시한 제5도를 참조하여, 절연막(3)을 선택적으로 식각한다.
이때, 평탄화막(4) 하부의 절연막은 제5도에 도시한 바와 같이, 언더컷(undercut)되도록 식각한다.
제6도를 참조하여, 상기 공정을 통하여 노출된 포토레지스트막(1)을 제거한 후, 개구된 반도체 기판(2)을 소정 깊이로 리세스(recess) 식각한다.
이때, 상기 포토레지스트막(1)의 제거시, 상기 평탄화막(4)으로 포지티브 레지스트와 네가티브 레지스트를 적절히 선택함으로써, 또는 상기 포토레지스트와 서로 다른 용매를 갖는 물질을 이용함으로써, 포토레지스트 패턴(1)을 선택적으로 식각할 수 있다.
상기 기판(2)의 리세스 식각은 소자의 채널특성을 조절하기 위한 것이다.
잔류된 평탄화막과 절연막을 마스크로 이용한 게이트 금속의 증착단계를 도시한 제7도를 참조하여, 게이트 금속을 전자-빔 증착방법으로 방향성 있게 증착하여 미세한 T형의 게이트(5)를 형성할 수 있다.
제8도 및 제9도를 참조하여, 상기 평탄화막(4)을 리프트-오프(lift-off)시키고, 절연막(3)을 제거하면, 본 발명의 공중교각(airbridge) 형상의 T형 게이트의 제작을 완료한다.
상기 평탄화막(4)의 리프트-오프 시, 평탄화막(4) 상부에 증착된 게이트 금속은 함께 제거된다.
이상 설명한 바와 같이, 본 발명에 의해 제작된 공중교각 형태의 T-게이트에 의하면, 게이트 금속이 화학적인 방법으로 증착된 절연막에 의해 접촉되기 때문에 종래의 포토레지스트와 게이트 금속 사이에서 나타날 수 있는 계면에 따른 측면방향의 Au 성장을 억제할 수 있다.
따라서, 금속선 간의 단락의 발생을 방지할 수 있기 때문에 금속선 간의 간격을 줄일 수 있다.
또한, 공정을 안정화시킴과 아울러 단순화시킬 수 있기 때문에 수율을 향상시킬 수 있는 효과를 발휘한다.
Claims (3)
- 반도체 장치의 제조방법에 있어서, 반도체 기판상의 게이트영역에 해당하는 부위에 미세한 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴을 포함한 기판의 전면에 절연막을 증착하는 공정; 상기 절연막을 충분히 피복할 수 있도록 평탄화막을 도포하는 공정; 상기 게이트영역 상의 절연막을 노출시킬 수 있도록 상기 평탄화막을 건식식각하는 공정; 상기 포토레지스트 패턴 상부 및 측면 주위의 절연막을 식각하는 공정; 상기 공정에 의해 노출된 포토레지스트 패턴을 제거한 후, 노출된 반도체 기판을 리세스(recess) 식각하는 공정; 및 상기 잔류된 절연막과 평탄화막 패턴을 마스크로 이용하여 게이트 박막을 증착한 후, 상기 잔류된 절연막과 평탄화막 패턴을 제거하여 공중교각(airbridge) 형상의 게이트를 형성하는 공정으로 이루어진 것을 특징으로 하는 T형 게이트의 형성방법.
- 제1항에 있어서, 상기 평탄화막의 재질은 상기 포토레지스트 패턴과 다른 종류 및 다른 용매를 갖는 포토레지스트로 이루어진 것을 특징으로 하는 T형 게이트의 형성방법.
- 제1항에 있어서, 상기 게이트 금속을 증착하는 공정이 방향성을 갖는(또는 경사증착이 가능한) 전자-빔 증착기(E-beam evaporator)에 의해 수행됨을 특징으로 하는 T형 게이트의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036029A KR0163742B1 (ko) | 1994-12-22 | 1994-12-22 | T형 게이트의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940036029A KR0163742B1 (ko) | 1994-12-22 | 1994-12-22 | T형 게이트의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026926A KR960026926A (ko) | 1996-07-22 |
| KR0163742B1 true KR0163742B1 (ko) | 1998-12-01 |
Family
ID=19402948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940036029A KR0163742B1 (ko) | 1994-12-22 | 1994-12-22 | T형 게이트의 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0163742B1 (ko) |
-
1994
- 1994-12-22 KR KR1019940036029A patent/KR0163742B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026926A (ko) | 1996-07-22 |
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