JPH04365332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04365332A JPH04365332A JP14157591A JP14157591A JPH04365332A JP H04365332 A JPH04365332 A JP H04365332A JP 14157591 A JP14157591 A JP 14157591A JP 14157591 A JP14157591 A JP 14157591A JP H04365332 A JPH04365332 A JP H04365332A
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- insulating film
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- gate electrode
- insulating
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、光リソグラフィ技術
によりゲート電極の微細加工を可能とする半導体装置の
製造方法に関し、特に化合物半導体を基板とするマイク
ロ波帯用の電界効果トランジスタ（ＦＥＴ）の製造方法
に関する。
によりゲート電極の微細加工を可能とする半導体装置の
製造方法に関し、特に化合物半導体を基板とするマイク
ロ波帯用の電界効果トランジスタ（ＦＥＴ）の製造方法
に関する。
【０００２】
【従来の技術】近年、マイクロ波帯域の信号を取り扱う
集積回路にあっては、高周波特性に優れている化合物半
導体特にＧａＡｓからなるＦＥＴの実用化が進められて
いる。このようなＦＥＴの実用化にあっては、ＦＥＴの
周波数特性を向上するために、微細加工技術を用いたゲ
ート電極長の短縮化が図られている。
集積回路にあっては、高周波特性に優れている化合物半
導体特にＧａＡｓからなるＦＥＴの実用化が進められて
いる。このようなＦＥＴの実用化にあっては、ＦＥＴの
周波数特性を向上するために、微細加工技術を用いたゲ
ート電極長の短縮化が図られている。
【０００３】図１１乃至図１４は、上述したＧａＡｓ基
板を用いたＦＥＴの製造工程を示す断面図であり、同図
に示す製造工程にあっては、光リソグラフィ技術を使用
している。
板を用いたＦＥＴの製造工程を示す断面図であり、同図
に示す製造工程にあっては、光リソグラフィ技術を使用
している。
【０００４】まず、ＧａＡｓ基板１上にエピタキシャル
成長あるいはＳｉ＋ のイオン注入によりｎ型の導電層
２を形成し、この導電層２にさらにＳｉ＋ のイオンを
選択的に注入することによりｎ＋ 型の高濃度層２ａ，
２ｂを形成し、導電層２上にプラズマＣＶＤ法等により
、絶縁膜３を堆積形成し、この絶縁膜３の両側にソース
電極あるいはドレイン電極となるオートミック電極４を
形成する。続いて、ゲートパターン形成のためのレジス
ト５を塗布する（図１１）。
成長あるいはＳｉ＋ のイオン注入によりｎ型の導電層
２を形成し、この導電層２にさらにＳｉ＋ のイオンを
選択的に注入することによりｎ＋ 型の高濃度層２ａ，
２ｂを形成し、導電層２上にプラズマＣＶＤ法等により
、絶縁膜３を堆積形成し、この絶縁膜３の両側にソース
電極あるいはドレイン電極となるオートミック電極４を
形成する。続いて、ゲートパターン形成のためのレジス
ト５を塗布する（図１１）。
【０００５】次に、導電層２上のレジスト５を光リソグ
ラフィ技術により選択的に除去し、導電層２上の一部の
レジスト５を開孔したマスクパターンを形成する（図１
２）。
ラフィ技術により選択的に除去し、導電層２上の一部の
レジスト５を開孔したマスクパターンを形成する（図１
２）。
【０００６】次に、このマスクパターンをマスクとして
ドライエッチングにより絶縁膜３を選択的に除去する（
図１３）。
ドライエッチングにより絶縁膜３を選択的に除去する（
図１３）。
【０００７】最後に、マスクパターンとなったレジスト
材５上及び絶縁膜３が選択的に除去されて形成された開
孔部にゲート電極材を蒸着し、リフトオフ法によりレジ
スト材５を除去することによって、導電層２上にゲート
電極６を形成し、ＦＥＴが完成する（図１４）。
材５上及び絶縁膜３が選択的に除去されて形成された開
孔部にゲート電極材を蒸着し、リフトオフ法によりレジ
スト材５を除去することによって、導電層２上にゲート
電極６を形成し、ＦＥＴが完成する（図１４）。
【０００８】このような光リソグラフィ技術を用いたＦ
ＥＴの製造にあっては、装置が比較的安価で量産性に優
れているという利点がある。
ＥＴの製造にあっては、装置が比較的安価で量産性に優
れているという利点がある。
【０００９】しかしながら、光リソグラフィ技術にあっ
ては、光の回析、装置の精度等により、サブミクロンオ
ーダの解像度を得るのは極めて困難であった。また、レ
ジスト材の変形によるマスクパターン精度の劣化は、サ
ブミクロンオーダにあっては加工精度に大きな影響を与
え、微細加工を困難にしていた。
ては、光の回析、装置の精度等により、サブミクロンオ
ーダの解像度を得るのは極めて困難であった。また、レ
ジスト材の変形によるマスクパターン精度の劣化は、サ
ブミクロンオーダにあっては加工精度に大きな影響を与
え、微細加工を困難にしていた。
【００１０】これらのことから、光リソグラフィ技術で
は、安定した加工精度が得られるのはミクロンオーダま
での微細加工が限度であり、サブミクロンオーダでの微
細加工には使用されていなかった。
は、安定した加工精度が得られるのはミクロンオーダま
での微細加工が限度であり、サブミクロンオーダでの微
細加工には使用されていなかった。
【００１１】このため、サブミクロンオーダでの微細加
工には、電子ビーム（ＥＢ）露光方式が採用されている
。
工には、電子ビーム（ＥＢ）露光方式が採用されている
。
【００１２】しかしながら、ＥＢ露光方式にあっては、
光リソグラフィ技術に比して、電子ビームによる描画に
時間がかかるため、生産性が低く、また、非常に高価な
装置を必要していた。
光リソグラフィ技術に比して、電子ビームによる描画に
時間がかかるため、生産性が低く、また、非常に高価な
装置を必要していた。
【００１３】
【発明が解決しようとする課題】以上説明したように、
従来の光リソグラフィ技術にあっては、安定した加工精
度によりサブミクロンオーダでの微細加工を実施するこ
とは極めて困難であった。
従来の光リソグラフィ技術にあっては、安定した加工精
度によりサブミクロンオーダでの微細加工を実施するこ
とは極めて困難であった。
【００１４】一方、サブミクロンオーダでの微細加工を
可能とする従来のＥＢ露光方式にあっては、装置が高価
になるととともに、生産性が低下するという不具合を招
いていた。
可能とする従来のＥＢ露光方式にあっては、装置が高価
になるととともに、生産性が低下するという不具合を招
いていた。
【００１５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、光リソグラフ
ィ技術を用いて、生産性に優れ、比較的容易かつ安定し
た制御性でゲート電極をサブミクロンオーダで微細加工
することを達成し得る半導体装置の製造方法を提供する
ことにある。
たものであり、その目的とするところは、光リソグラフ
ィ技術を用いて、生産性に優れ、比較的容易かつ安定し
た制御性でゲート電極をサブミクロンオーダで微細加工
することを達成し得る半導体装置の製造方法を提供する
ことにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基板に導電層を形成し、前記導
電層上に第１の絶縁膜さらに第２の絶縁膜を順次形成し
、前記第２の絶縁膜を選択的に除去することにより、対
向する第２の絶縁膜からなる側壁を形成し、前記第２の
絶縁膜からなる側壁に第３の絶縁膜を形成することによ
り、前記側壁に対向して形成された第３の絶縁膜間に前
記第１の絶縁膜に達する開孔部を所定の幅で形成し、前
記第２及び第３の絶縁膜をマスクとして、前記開孔部下
の第１の絶縁膜を前記導電層が露出されるまで選択的に
除去し、露出された前記導電層上にゲート電極を形成す
ることを特徴とする。
に、この発明は、半導体基板に導電層を形成し、前記導
電層上に第１の絶縁膜さらに第２の絶縁膜を順次形成し
、前記第２の絶縁膜を選択的に除去することにより、対
向する第２の絶縁膜からなる側壁を形成し、前記第２の
絶縁膜からなる側壁に第３の絶縁膜を形成することによ
り、前記側壁に対向して形成された第３の絶縁膜間に前
記第１の絶縁膜に達する開孔部を所定の幅で形成し、前
記第２及び第３の絶縁膜をマスクとして、前記開孔部下
の第１の絶縁膜を前記導電層が露出されるまで選択的に
除去し、露出された前記導電層上にゲート電極を形成す
ることを特徴とする。
【００１７】
【作用】この発明は、上記特徴において、光リソグラフ
ィ技術により第２の絶縁膜による仮りのゲートパターン
を形成し、次に、この第２の絶縁膜の側壁に第３の絶縁
膜を光リソグラフィ技術を用いて形成することにより側
壁間にサブミクロンオーダのゲートパターンを形成し、
このゲートパターンを用いてゲート電極を形成するよう
にしている。
ィ技術により第２の絶縁膜による仮りのゲートパターン
を形成し、次に、この第２の絶縁膜の側壁に第３の絶縁
膜を光リソグラフィ技術を用いて形成することにより側
壁間にサブミクロンオーダのゲートパターンを形成し、
このゲートパターンを用いてゲート電極を形成するよう
にしている。
【００１８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１９】図１乃至図１０はこの発明の一実施例に係
る半導体装置の製造方法における製造工程を示す断面図
である。同図に示す実施例の製造方法は、ＧａＡｓを基
板とするＦＥＴの製造工程におけるゲート電極形成のた
めのゲートパターンを、光リソグラフィ技術により２段
階の工程に分割して形成するようにしたものである。
る半導体装置の製造方法における製造工程を示す断面図
である。同図に示す実施例の製造方法は、ＧａＡｓを基
板とするＦＥＴの製造工程におけるゲート電極形成のた
めのゲートパターンを、光リソグラフィ技術により２段
階の工程に分割して形成するようにしたものである。
【００２０】まず、ＧａＡｓ基板１１上に導電層１２を
Ｓｉ＋ イオンの注入により形成する（図１）。
Ｓｉ＋ イオンの注入により形成する（図１）。
【００２１】次に、導電層１２上に例えばＳｉ３ Ｎ４
からなる第１の絶縁膜１３を、プラズマＣＶＤ法等に
より１０００〜２０００Å程度の厚さに堆積する。続い
て、この第１の絶縁膜１３上に第１の絶縁膜１３とエッ
チングの選択特性が異なる例えばＳｉＯ２ からなる第
２の絶縁膜１４を、プラズマＣＶＤ法等により５０００
〜１００００Å程度の厚さに堆積形成する。ひき続いて
、この第２の絶縁膜１４上にレジスト１５を塗布形成す
る（図２）。
からなる第１の絶縁膜１３を、プラズマＣＶＤ法等に
より１０００〜２０００Å程度の厚さに堆積する。続い
て、この第１の絶縁膜１３上に第１の絶縁膜１３とエッ
チングの選択特性が異なる例えばＳｉＯ２ からなる第
２の絶縁膜１４を、プラズマＣＶＤ法等により５０００
〜１００００Å程度の厚さに堆積形成する。ひき続いて
、この第２の絶縁膜１４上にレジスト１５を塗布形成す
る（図２）。
【００２２】次に、レジスト１５を選択的に除去し、レ
ジストパターン１５ａを形成し、このレジストパターン
１５ａをマスクとして第２の絶縁膜１４をＲＩＥ法等に
より選択的に除去する（図３）。
ジストパターン１５ａを形成し、このレジストパターン
１５ａをマスクとして第２の絶縁膜１４をＲＩＥ法等に
より選択的に除去する（図３）。
【００２３】次に、レジストパターン１５ａと残存する
第２の絶縁膜１４をマスクとして、Ｓｉ＋ イオンを２
００ＫｅＶ程度の注入エネルギー、２×１０１３ｃｍ−
２程度のドーズ量でイオン注入する。続いて、レジスト
パターン１５ａを除去した後、熱処理を行なってＮ＋
型の高濃度層１６を形成する（図４）。
第２の絶縁膜１４をマスクとして、Ｓｉ＋ イオンを２
００ＫｅＶ程度の注入エネルギー、２×１０１３ｃｍ−
２程度のドーズ量でイオン注入する。続いて、レジスト
パターン１５ａを除去した後、熱処理を行なってＮ＋
型の高濃度層１６を形成する（図４）。
【００２４】次に、全面にレジストを塗布し、第２の絶
縁膜１４の略中央部上のレジストを１μｍ程度の幅で選
択的に除去し、第２の絶縁膜１４の略中央部上が開孔さ
れたレジストパターン１７を形成する。続いて、このレ
ジストパターン１７をマスクとし、第２の絶縁膜１４を
ＲＩＥ法等により選択的に除去する。このようにして分
離された第２の絶縁膜１４は、ゲート電極を形成するた
めの第１段階の仮りのレジストパターンとなる（図５）
。
縁膜１４の略中央部上のレジストを１μｍ程度の幅で選
択的に除去し、第２の絶縁膜１４の略中央部上が開孔さ
れたレジストパターン１７を形成する。続いて、このレ
ジストパターン１７をマスクとし、第２の絶縁膜１４を
ＲＩＥ法等により選択的に除去する。このようにして分
離された第２の絶縁膜１４は、ゲート電極を形成するた
めの第１段階の仮りのレジストパターンとなる（図５）
。
【００２５】次に、レジストパターン１７を除去した後
、全面に第１の絶縁膜１３とはエッチングの選択特性が
異なる例えばＳｉＯ２ からなる第３の絶縁膜１８を、
プラズマＣＶＤ法等により例えば３０００Å程度の厚さ
に堆積形成する（図６）。
、全面に第１の絶縁膜１３とはエッチングの選択特性が
異なる例えばＳｉＯ２ からなる第３の絶縁膜１８を、
プラズマＣＶＤ法等により例えば３０００Å程度の厚さ
に堆積形成する（図６）。
【００２６】次に、全面に堆積形成された第３の絶縁膜
１８をＲＩＥ法等によりエッチバック処理し、第２の絶
縁膜１４の側壁にのみ第３の絶縁膜１８を残存形成する
。これにより、第２の絶縁膜１４の両側に接合された第
３の絶縁膜１８からなる側壁部１９を形成する。この第
３の絶縁膜１８からなる側壁部１９は、ゲート電極を形
成するための第２段階のレジストパターンとなり、第２
の絶縁膜１４と合わせてゲート電極を形成するためのレ
ジストパターンとなる。このため、第３の絶縁膜１８を
エッチバックして選択的に除去する際には、残存する第
３の絶縁膜１８によって形成されて対向する側壁部１９
間に第１の絶縁膜１３が露出される開孔部２０が形成さ
れ、この開孔部２０の幅がゲート電極の長さとなる。 したがって、この開孔部２０の幅、すなわちゲート電極
の長さは、図６に示す工程で全面に堆積形成される第３
の絶縁膜１８の厚さによって設定することが可能となる
（図７）。
１８をＲＩＥ法等によりエッチバック処理し、第２の絶
縁膜１４の側壁にのみ第３の絶縁膜１８を残存形成する
。これにより、第２の絶縁膜１４の両側に接合された第
３の絶縁膜１８からなる側壁部１９を形成する。この第
３の絶縁膜１８からなる側壁部１９は、ゲート電極を形
成するための第２段階のレジストパターンとなり、第２
の絶縁膜１４と合わせてゲート電極を形成するためのレ
ジストパターンとなる。このため、第３の絶縁膜１８を
エッチバックして選択的に除去する際には、残存する第
３の絶縁膜１８によって形成されて対向する側壁部１９
間に第１の絶縁膜１３が露出される開孔部２０が形成さ
れ、この開孔部２０の幅がゲート電極の長さとなる。 したがって、この開孔部２０の幅、すなわちゲート電極
の長さは、図６に示す工程で全面に堆積形成される第３
の絶縁膜１８の厚さによって設定することが可能となる
（図７）。
【００２７】次に、第２の絶縁膜１４及び第３の絶縁膜
１８からなる側壁部１９を被覆するようなレジストパタ
ーン２１を形成し、このレジストパターン２１をマスク
として高濃度層１６上にソース電極あるいはドレイン電
極となるオーミック電極２２を形成する（図８）。
１８からなる側壁部１９を被覆するようなレジストパタ
ーン２１を形成し、このレジストパターン２１をマスク
として高濃度層１６上にソース電極あるいはドレイン電
極となるオーミック電極２２を形成する（図８）。
【００２８】次に、レジストパターン２１を除去した後
、絶縁膜１８からなる側壁部１９に挟まれた開孔部２０
上に、２μｍ程度の幅の開孔部を有するレジストパター
ン２３を形成する。続いて、このレジストパターン２３
をマスクとして、側壁部１９に挟まれて露出されている
開孔部２０下の第１の絶縁膜１３をＣＤＥ法等により選
択的に除去し、導電層１２を露出させる（図９）。
、絶縁膜１８からなる側壁部１９に挟まれた開孔部２０
上に、２μｍ程度の幅の開孔部を有するレジストパター
ン２３を形成する。続いて、このレジストパターン２３
をマスクとして、側壁部１９に挟まれて露出されている
開孔部２０下の第１の絶縁膜１３をＣＤＥ法等により選
択的に除去し、導電層１２を露出させる（図９）。
【００２９】最後に、全面にゲート電極材となる例えば
金属を蒸着形成し、リフトオフ法によりレジストパター
ン２３を除去することによって、ゲート電極材が開孔部
２０を埋込み導電層１２に接合されるようにゲート電極
２４を形成し、ＦＥＴが完成する（図１０）。
金属を蒸着形成し、リフトオフ法によりレジストパター
ン２３を除去することによって、ゲート電極材が開孔部
２０を埋込み導電層１２に接合されるようにゲート電極
２４を形成し、ＦＥＴが完成する（図１０）。
【００３０】このような製造工程にあっては、ゲート電
極２４のゲート長を、第２の絶縁膜１４の側壁に形成さ
れる第３の絶縁膜１８の厚さにより設定制御され、この
第３の絶縁膜１８の厚さは、プラズマＣＶＤ法等により
サブミクロンオーダで堆積制御することが従来から可能
であることから、従来から慣用的に使用されている光リ
ソグラフィ技術により、サブミクロンオーダでゲート電
極を微細加工することができる。
極２４のゲート長を、第２の絶縁膜１４の側壁に形成さ
れる第３の絶縁膜１８の厚さにより設定制御され、この
第３の絶縁膜１８の厚さは、プラズマＣＶＤ法等により
サブミクロンオーダで堆積制御することが従来から可能
であることから、従来から慣用的に使用されている光リ
ソグラフィ技術により、サブミクロンオーダでゲート電
極を微細加工することができる。
【００３１】また、光リソグラフィ技術を用いることに
より、ＥＢ露光方式に比して量産化に適し、比較的安価
な装置で実施が可能となる。
より、ＥＢ露光方式に比して量産化に適し、比較的安価
な装置で実施が可能となる。
【００３２】さらに、ゲート長の制御は、プラズマＣＶ
Ｄ法等による絶縁膜の厚さによりなされるため、比較的
容易かつ安定した制御を行なうことが可能となる。
Ｄ法等による絶縁膜の厚さによりなされるため、比較的
容易かつ安定した制御を行なうことが可能となる。
【００３３】これにより、ゲート長の短縮化を図り周波
数特性を向上させたマイクロ波用のＦＥＴを容易に得る
ことができる。
数特性を向上させたマイクロ波用のＦＥＴを容易に得る
ことができる。
【００３４】なお、本発明は、上記実施例に限定される
ことはなく、素子を形成する基板は化合物半導体でなく
ともよい。
ことはなく、素子を形成する基板は化合物半導体でなく
ともよい。
【００３５】また、図８に示した工程で形成されるオー
ミック電極２２の形成は、図４に示した工程における高
濃度層１６の形成後に行なってもよい。さらに、ゲート
電極を形成する際に、図９に示す工程における第１の絶
縁膜１３の除去後に、リセス構造を形成するようにして
もよい。
ミック電極２２の形成は、図４に示した工程における高
濃度層１６の形成後に行なってもよい。さらに、ゲート
電極を形成する際に、図９に示す工程における第１の絶
縁膜１３の除去後に、リセス構造を形成するようにして
もよい。
【００３６】
【発明の効果】以上説明したように、この発明によれば
、光リソグラフィ技術を用いて対向する側壁に形成され
る絶縁膜間のパターンを用いてゲート電極を形成するよ
うにしたので、比較的容易かつ安定した制御性でゲート
電極をサブミクロンオーダで微細加工することが達成で
きる。
、光リソグラフィ技術を用いて対向する側壁に形成され
る絶縁膜間のパターンを用いてゲート電極を形成するよ
うにしたので、比較的容易かつ安定した制御性でゲート
電極をサブミクロンオーダで微細加工することが達成で
きる。
【図１】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図２】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図３】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図４】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図５】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図６】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図７】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図８】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図９】本発明の一実施例に係る製造方法を示す工程断
面図である。
面図である。
【図１０】本発明の一実施例に係る製造方法を示す工程
断面図である。
断面図である。
【図１１】マイクロ波用ＦＥＴにおける従来の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図１２】マイクロ波用ＦＥＴにおける従来の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図１３】マイクロ波用ＦＥＴにおける従来の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図１４】マイクロ波用ＦＥＴにおける従来の製造方法
を示す工程断面図である。
を示す工程断面図である。
１，１１ ＧａＡｓ基板
２，１２ 導電層
３ 絶縁膜
４，２２ オーミック電極
５，１５，１７，２１，２３ レジスト６，２４
ゲート電極 １３ 第１の絶縁膜 １４ 第２の絶縁膜 １６ 高濃度層 １８ 第２の絶縁膜 １９ 側壁部 ２０ 開孔部
ゲート電極 １３ 第１の絶縁膜 １４ 第２の絶縁膜 １６ 高濃度層 １８ 第２の絶縁膜 １９ 側壁部 ２０ 開孔部
Claims (2)
- 【請求項１】 半導体基板に導電層を形成し、前記導
電層上に第１の絶縁膜さらに第２の絶縁膜を順次形成し
、前記第２の絶縁膜を選択的に除去することにより、対
向する第２の絶縁膜からなる側壁を形成し、前記第２の
絶縁膜からなる側壁に第３の絶縁膜を形成することによ
り、前記側壁に対向して形成された第３の絶縁膜間に前
記第１の絶縁膜に達する開孔部を所定の幅で形成し、前
記第２及び第３の絶縁膜をマスクとして、前記開孔部下
の第１の絶縁膜を前記導電層が露出されるまで選択的に
除去し、露出された前記導電層上にゲート電極を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板は、ＧａＡｓからなる
ことを特徴とする請求項１記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14157591A JPH04365332A (ja) | 1991-06-13 | 1991-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14157591A JPH04365332A (ja) | 1991-06-13 | 1991-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365332A true JPH04365332A (ja) | 1992-12-17 |
Family
ID=15295170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14157591A Pending JPH04365332A (ja) | 1991-06-13 | 1991-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365332A (ja) |
-
1991
- 1991-06-13 JP JP14157591A patent/JPH04365332A/ja active Pending
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