JPS63220575A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS63220575A JPS63220575A JP5378787A JP5378787A JPS63220575A JP S63220575 A JPS63220575 A JP S63220575A JP 5378787 A JP5378787 A JP 5378787A JP 5378787 A JP5378787 A JP 5378787A JP S63220575 A JPS63220575 A JP S63220575A
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Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、例えば単体半導体装置、半導体集
積回路装置等の例えば類チャンネル長のショットキゲー
ト型電界効果トランジスタを得る場合に適用して好適な
半導体装置の製法に係わる。
積回路装置等の例えば類チャンネル長のショットキゲー
ト型電界効果トランジスタを得る場合に適用して好適な
半導体装置の製法に係わる。
本発明は、半導体上に形成された被加工絶縁層、層上に
第１のレジスト層を被着してこれをパターン化し、この
第１のレジスト層上フィ法として被加工絶縁上に対して
ドライエツチングによって所定の窓開けを行い、その後
第１のレジスト層を−Ｉ」。
第１のレジスト層を被着してこれをパターン化し、この
第１のレジスト層上フィ法として被加工絶縁上に対して
ドライエツチングによって所定の窓開けを行い、その後
第１のレジスト層を−Ｉ」。
除去して第２のレジスト層を被着形成し、この第２のレ
ジスト上に被加工絶縁上に形成された窓内に相当する位
置に窓開りを行・）パターン化７「、程を経て、この第
２のレジスト層」二にその窓内を含んで金属層を被着形
成し、この第２のレジスト１≠の除去によってこれの１
−に形成された金属層を選択的に除去、いわゆるリフ１
オンして被加工絶縁層の窓内の所定部にこれより微小な
パターンをも−。
ジスト上に被加工絶縁上に形成された窓内に相当する位
置に窓開りを行・）パターン化７「、程を経て、この第
２のレジスト層」二にその窓内を含んで金属層を被着形
成し、この第２のレジスト１≠の除去によってこれの１
−に形成された金属層を選択的に除去、いわゆるリフ１
オンして被加工絶縁層の窓内の所定部にこれより微小な
パターンをも−。
て金属層を形成することによって微細パターンの金属層
例えばショットキゲート電極を確実高精度に形成するこ
とができるようにする。
例えばショットキゲート電極を確実高精度に形成するこ
とができるようにする。
半導体装置の製造工程において微細パターンを形成する
場合に電子線レジストを用いてこれに電子線をパターン
照射して潜像を得て後、これを現像してレジストのパタ
ーン化をなし、これをマスクとしてト′ライエツチング
によって被加工層のパターニングを行うという方法がし
ばしばとられる。
場合に電子線レジストを用いてこれに電子線をパターン
照射して潜像を得て後、これを現像してレジストのパタ
ーン化をなし、これをマスクとしてト′ライエツチング
によって被加工層のパターニングを行うという方法がし
ばしばとられる。
この電子線レジストとしては、ポジ型及びネガ型が存在
する。このネガ型の電子線レジストは、電子線照射によ
って架橋反応を行わしめてレジストに対する現像処理に
よって電子線の非照射部を除去してパターン化するもの
であり、このネガ型の電子線レジストは耐ドライエツチ
ング性には優れているものの解像度が比較的低くいわゆ
るライン・アンド・スペース（Ｌ／Ｓ：ｌ’＋［ｉ々０
．５μｍ ／ ０．５μｍ程度である。
する。このネガ型の電子線レジストは、電子線照射によ
って架橋反応を行わしめてレジストに対する現像処理に
よって電子線の非照射部を除去してパターン化するもの
であり、このネガ型の電子線レジストは耐ドライエツチ
ング性には優れているものの解像度が比較的低くいわゆ
るライン・アンド・スペース（Ｌ／Ｓ：ｌ’＋［ｉ々０
．５μｍ ／ ０．５μｍ程度である。
これに対してポジ型の電子線レジストは解像度が高く例
えばその厚さが０．５μｍの厚さとした場合でもそのＬ
／Ｓは０．２μｍ ／ ０．２μｍ程度とすることがで
きるものの耐ドライエツチング性に劣るという問題点が
ある。
えばその厚さが０．５μｍの厚さとした場合でもそのＬ
／Ｓは０．２μｍ ／ ０．２μｍ程度とすることがで
きるものの耐ドライエツチング性に劣るという問題点が
ある。
したがって、このポジ型レジストをドライエツチングの
マスクとして用いてドライエツチングによるパターン形
成を行う場合マスクの窓より幅広のエツチングがなされ
て微細パターンのドライエツチングを行うことができ難
いという欠点がある。
マスクとして用いてドライエツチングによるパターン形
成を行う場合マスクの窓より幅広のエツチングがなされ
て微細パターンのドライエツチングを行うことができ難
いという欠点がある。
したがってこのような技術によって半導体装置例えばシ
ョットキゲート電極のパターン形成を行う場合、そのチ
ャンネル長すなわちゲート長が０．５μｍ以下のものを
作製することは至難であった。
ョットキゲート電極のパターン形成を行う場合、そのチ
ャンネル長すなわちゲート長が０．５μｍ以下のものを
作製することは至難であった。
本発明は、上述した問題点を解決し、微細パターン例え
ば金属層の微細ハターンを確実に形成することができる
ようにした半導体装置の製法を提供する。
ば金属層の微細ハターンを確実に形成することができる
ようにした半導体装置の製法を提供する。
Ｃ問題点を解決するための手段〕
本発明においては、レジスト例えば電子線レジストある
いはフォトレジスト等のポジ型ないしはネガ型の各種レ
ジストをマスクとするドライエツチング作業と、その後
の他のレジストによるリフトオフ工程との組合せによっ
て微細パターンの形成を行う。
いはフォトレジスト等のポジ型ないしはネガ型の各種レ
ジストをマスクとするドライエツチング作業と、その後
の他のレジストによるリフトオフ工程との組合せによっ
て微細パターンの形成を行う。
すなわち本発明においては、第１図Ａに示すように半導
体（１）上に形成された被加工絶縁層（２）上に第１の
レジストＮ（３）を被着する工程と、この第１のレジス
ト層（３）をパターン化して第１図Ｂに示すように所要
の微細幅Ｗｓを有する窓（３ａ）を形成するパターン化
工程と、この第１のレジストＮ（３）をマスクとして被
加工絶縁層（２）に対してドライエツチングすなわち例
えば反応性イオンエツチング（ＲＩＥ）を行って第１図
Ｃに示すように被加工絶縁層（２）に窓（２ａ）を穿設
する工程と、その後第１のレジストＮ（３）を除去し、
新に第１図りに示すように第２のレジスｌ’ Ｎ （４
）を被着する工程と、この第２のレジストＮ（４）の、
被加工絶縁層（２）の窓（２ａ）内に相当する位置に第
１図Ｅに示すように窓（２ａ）の幅ｗｉ より更に小さ
い幅Ｗを有する窓（４ａ）を形成するパターン化工程と
、第１図Ｆに示すよ・うにこの第２のレジスト層（４）
の窓（４ａ）内を含んで全面的に金属層（５）を形成す
る工程と、その後第１図Ｇに示すように第２のレジスト
層（４）を除去することによってこれと共にこれの上に
形成されている金属層（５）を選択的に除去して、所要
の微細パターンをもって被加工絶縁層（２）の窓（２ａ
）内の所定部に選択的に金属層（５）を形成する工程と
を経る。
体（１）上に形成された被加工絶縁層（２）上に第１の
レジストＮ（３）を被着する工程と、この第１のレジス
ト層（３）をパターン化して第１図Ｂに示すように所要
の微細幅Ｗｓを有する窓（３ａ）を形成するパターン化
工程と、この第１のレジストＮ（３）をマスクとして被
加工絶縁層（２）に対してドライエツチングすなわち例
えば反応性イオンエツチング（ＲＩＥ）を行って第１図
Ｃに示すように被加工絶縁層（２）に窓（２ａ）を穿設
する工程と、その後第１のレジストＮ（３）を除去し、
新に第１図りに示すように第２のレジスｌ’ Ｎ （４
）を被着する工程と、この第２のレジストＮ（４）の、
被加工絶縁層（２）の窓（２ａ）内に相当する位置に第
１図Ｅに示すように窓（２ａ）の幅ｗｉ より更に小さ
い幅Ｗを有する窓（４ａ）を形成するパターン化工程と
、第１図Ｆに示すよ・うにこの第２のレジスト層（４）
の窓（４ａ）内を含んで全面的に金属層（５）を形成す
る工程と、その後第１図Ｇに示すように第２のレジスト
層（４）を除去することによってこれと共にこれの上に
形成されている金属層（５）を選択的に除去して、所要
の微細パターンをもって被加工絶縁層（２）の窓（２ａ
）内の所定部に選択的に金属層（５）を形成する工程と
を経る。
上述した本発明製法によれば、第１のレジスト層（３）
に対して幅Ｗｓを有する窓（３ａ）を穿設してドライエ
ツチングによって被加工絶縁層（２）に対して窓（２ａ
）の穿設を行うものであるが、この場合第１のレジスト
層（３）が例えば耐ドライエツチング性に劣る例えば前
述したポジ型の電子線レジストを用いた場合においてそ
の耐エツチング性の低さによって第１図Ｃに示すように
被加工絶縁Ｎ（２）に対する窓（２ａ）の幅Ｗｉが第１
のレジスト層（３）における窓〈３ａ）の幅Ｗｓより大
となったとしても、その後第２のレジスト層（４）を形
成し、これに所要の＠Ｗを有する窓（４ａ）を穿設する
ことによって、この窓（４ａ）内を含んで金属層（５）
を被着し第２のレジストＮ（４）によるリフトオフによ
って窓（４ａ）内を通じて半導体（１）に被着された金
属Ｎ（５）を幅Ｗをもって残して他部を排除するもので
あるのでこの幅Ｗを０．５μｍ以下に選定すれば短チャ
ンネル長の例えば金属層（５）による例えばショットキ
ゲート型ＦＥＴのショットキゲート電極を被着形成する
ことができる。
に対して幅Ｗｓを有する窓（３ａ）を穿設してドライエ
ツチングによって被加工絶縁層（２）に対して窓（２ａ
）の穿設を行うものであるが、この場合第１のレジスト
層（３）が例えば耐ドライエツチング性に劣る例えば前
述したポジ型の電子線レジストを用いた場合においてそ
の耐エツチング性の低さによって第１図Ｃに示すように
被加工絶縁Ｎ（２）に対する窓（２ａ）の幅Ｗｉが第１
のレジスト層（３）における窓〈３ａ）の幅Ｗｓより大
となったとしても、その後第２のレジスト層（４）を形
成し、これに所要の＠Ｗを有する窓（４ａ）を穿設する
ことによって、この窓（４ａ）内を含んで金属層（５）
を被着し第２のレジストＮ（４）によるリフトオフによ
って窓（４ａ）内を通じて半導体（１）に被着された金
属Ｎ（５）を幅Ｗをもって残して他部を排除するもので
あるのでこの幅Ｗを０．５μｍ以下に選定すれば短チャ
ンネル長の例えば金属層（５）による例えばショットキ
ゲート型ＦＥＴのショットキゲート電極を被着形成する
ことができる。
第１図を参照してさらに本発明をショットキゲート型Ｆ
ＥＴを得る場合に適用する一例について詳細に説明する
。この例においてはｎ型の例えばＧａＡｓよりなる半導
体（１）の−上面に例えばＡｕＧｅ合金層よりなるソー
ス電極（６ｓ）及びドレイン電極（６ｄ）をアロイによ
ってオーミックに所要の間隔を保持して被着する。そし
てこれら電極（６ｓ）及び（６ｄ）間上を含んで第１図
Ａに示すように、５ｉ０２等の被加工絶縁層（２）を周
知の技術例えば化学的気相成長法（ＣＶＤ）によって被
着形成し、さらにこれの上に第１のレジスト層（３）を
全面的に回転塗布法等によって塗布する。この第１のレ
ジスト層（３）は、例えば電子線ないしはイオン照射に
よってパターン潜像を得るポジ型あるいはネガ型のレジ
ストあるいは光照射によって同様の潜像を得るフォＩ・
レジスト等を用い得る。
ＥＴを得る場合に適用する一例について詳細に説明する
。この例においてはｎ型の例えばＧａＡｓよりなる半導
体（１）の−上面に例えばＡｕＧｅ合金層よりなるソー
ス電極（６ｓ）及びドレイン電極（６ｄ）をアロイによ
ってオーミックに所要の間隔を保持して被着する。そし
てこれら電極（６ｓ）及び（６ｄ）間上を含んで第１図
Ａに示すように、５ｉ０２等の被加工絶縁層（２）を周
知の技術例えば化学的気相成長法（ＣＶＤ）によって被
着形成し、さらにこれの上に第１のレジスト層（３）を
全面的に回転塗布法等によって塗布する。この第１のレ
ジスト層（３）は、例えば電子線ないしはイオン照射に
よってパターン潜像を得るポジ型あるいはネガ型のレジ
ストあるいは光照射によって同様の潜像を得るフォＩ・
レジスト等を用い得る。
次に第１図Ｂに示すように所要の幅Ｗｓをもって電子線
照射あるいはイオン照射または光照射等によってレジス
ト層（３）に対して潜像を形成し、現像処理によって所
要の幅Ｗｓを有する窓（３ａ）を電極（６ｓ）及び（６
ｄ）間上の所定部上に形成する。
照射あるいはイオン照射または光照射等によってレジス
ト層（３）に対して潜像を形成し、現像処理によって所
要の幅Ｗｓを有する窓（３ａ）を電極（６ｓ）及び（６
ｄ）間上の所定部上に形成する。
第１図Ｃに示すように、第１のレジス１一層（３）をド
ライエツチングマスクとしてその上面からドライエツチ
ング例えばＲＩＢを行って少くとも窓（３ａ）を通じて
外部に露出する被加工絶縁層（２）に対して窓（２ａ）
を穿設する。この場合、第１のレジストＮ（３）がドラ
イエツチングに対して耐性が低い場合においては初期の
第１のレジスト層（３）の窓（３ａ）の幅Ｗｓより大な
る幅Ｗｉをもって窓（２ａ）の穿設が行われる。
ライエツチングマスクとしてその上面からドライエツチ
ング例えばＲＩＢを行って少くとも窓（３ａ）を通じて
外部に露出する被加工絶縁層（２）に対して窓（２ａ）
を穿設する。この場合、第１のレジストＮ（３）がドラ
イエツチングに対して耐性が低い場合においては初期の
第１のレジスト層（３）の窓（３ａ）の幅Ｗｓより大な
る幅Ｗｉをもって窓（２ａ）の穿設が行われる。
第１図りに示すように被加工絶縁Ｎ（２）の窓（２ａ）
内を少くとも含んで全面的に第２のレジス１〜Ｎ（４）
を回転塗布法等によって塗布する。この第２のレジスト
層（４）としては微細パターンの形成に好ましい例えば
ポジ型レジストが用いられる。
内を少くとも含んで全面的に第２のレジス１〜Ｎ（４）
を回転塗布法等によって塗布する。この第２のレジスト
層（４）としては微細パターンの形成に好ましい例えば
ポジ型レジストが用いられる。
第１図Ｅに示すように、第２のレジスト層（４）に対し
て電子線あるいはイオンのパターン照射その後の現像処
理によって最終的に得るショットキ電極層の目的とする
幅すなわちチャンネル長例えば０．５μｍ以下の幅Ｗを
存する透孔（４ａ）の穿設を行う。
て電子線あるいはイオンのパターン照射その後の現像処
理によって最終的に得るショットキ電極層の目的とする
幅すなわちチャンネル長例えば０．５μｍ以下の幅Ｗを
存する透孔（４ａ）の穿設を行う。
第１図Ｆに示すように、第２のレジスｌ−１ｉｉ （４
）の窓（４ａ）を通じて外部に露呈する半導体（１）の
表面上を含んですなわち窓（４ａ）内を含んで全面的に
金属層（５）例えばショクＩ・キ金属層の例えばＡβま
たはＣｒを蒸着等によって被着形成する。
）の窓（４ａ）を通じて外部に露呈する半導体（１）の
表面上を含んですなわち窓（４ａ）内を含んで全面的に
金属層（５）例えばショクＩ・キ金属層の例えばＡβま
たはＣｒを蒸着等によって被着形成する。
第１図Ｇに示すように、第２のレジスト層（４）を除去
してこれと共にこれの上に形成された金属層（５）を選
択的に除去する。このようにすれば、半導体（］）上の
ソース及びドレイン電極（６ｓ）及び（６ｄ）間の絶縁
層（２）の窓（２ａ）内の一部に小なる幅Ｗをもって金
属層、この例ではショント半金属層（５）が形成されて
これの下にショットキ障壁Ｓ、Ｂが形成された目的とす
るショットキゲート型ＦＥＴが形成される。
してこれと共にこれの上に形成された金属層（５）を選
択的に除去する。このようにすれば、半導体（］）上の
ソース及びドレイン電極（６ｓ）及び（６ｄ）間の絶縁
層（２）の窓（２ａ）内の一部に小なる幅Ｗをもって金
属層、この例ではショント半金属層（５）が形成されて
これの下にショットキ障壁Ｓ、Ｂが形成された目的とす
るショットキゲート型ＦＥＴが形成される。
このようにして得るＩ？ｌＥＴは、そのショットキ障壁
Ｓ、Ｂを有するゲート部すなわち金属Ｎ（５）の配置位
置を、ソース及びドレイン各電極（６ｓ）及び（６ｄ）
の被着部すなわちソース及びドレイン領域の図示するよ
うに中央に形成することもできるし、あるいは第２図に
示すように例えばソース（６ｓ）側に片寄った位置に設
けることによってドレイン電極（６ｄ）側より遠避けて
ドレイン側の耐圧の向上等を図るようにすることもでき
る。
Ｓ、Ｂを有するゲート部すなわち金属Ｎ（５）の配置位
置を、ソース及びドレイン各電極（６ｓ）及び（６ｄ）
の被着部すなわちソース及びドレイン領域の図示するよ
うに中央に形成することもできるし、あるいは第２図に
示すように例えばソース（６ｓ）側に片寄った位置に設
けることによってドレイン電極（６ｄ）側より遠避けて
ドレイン側の耐圧の向上等を図るようにすることもでき
る。
尚、上述した例においてはｎ型の化合物半導体ＧａＡｓ
半導体（］）上にショットキゲート型ＦＥＴを形成する
ようにした場合であるが、シリコン半導体」−にｐｔシ
リザイド、Ｎｉシリサイドによるショットキゲート電極
を形成する場合、その他各種半導体装置における選択さ
れた被加工絶縁層の窓（２ａ）内に金属層を形成する各
種工程に本発明を適用することができる。
半導体（］）上にショットキゲート型ＦＥＴを形成する
ようにした場合であるが、シリコン半導体」−にｐｔシ
リザイド、Ｎｉシリサイドによるショットキゲート電極
を形成する場合、その他各種半導体装置における選択さ
れた被加工絶縁層の窓（２ａ）内に金属層を形成する各
種工程に本発明を適用することができる。
上述したように本発明においては、第１及び第２のレジ
スト上によって例えばドライエッチと特にリフトオフと
の組合せ工程を適用したことによってレジストにおける
問題点すなわち耐ドライエツチング性の問題あるいは微
細パターンの形成がしにくい問題等を確実に回避するこ
とができて、短チャンネル長のショソトギゲート型ＦＥ
Ｔ等の形成を確実に行うことができる。
スト上によって例えばドライエッチと特にリフトオフと
の組合せ工程を適用したことによってレジストにおける
問題点すなわち耐ドライエツチング性の問題あるいは微
細パターンの形成がしにくい問題等を確実に回避するこ
とができて、短チャンネル長のショソトギゲート型ＦＥ
Ｔ等の形成を確実に行うことができる。
第１図Ａ−Ｇば本発明製法の一例の各工程におげる拡大
断面図、第２図は本発明製法の他の例の一工程における
断面図である。 ｆｉｌは半導体、（２）は被加工絶縁層、（３）は第１
のレジスト層、（４）は第２のレジスト層、（５）は金
属層である。
断面図、第２図は本発明製法の他の例の一工程における
断面図である。 ｆｉｌは半導体、（２）は被加工絶縁層、（３）は第１
のレジスト層、（４）は第２のレジスト層、（５）は金
属層である。
Claims (1)
- 【特許請求の範囲】 半導体上に形成された被加工絶縁層上に第１のレジスト
層を被着する工程と、 該第１のレジスト層のパターン化工程と、 該第１のレジスト層をマスクとして上記被加工絶縁層に
窓開けを行うドライエッチング工程と、上記第１のレジ
スト層を除去して第２のレジスト層を被着形成する工程
と、 該第２のレジスト層の上記被加工絶縁層の窓内に相当す
る位置に上記被加工絶縁層の窓より小さい窓を形成する
パターン化工程と、 該第２のレジスト層の上記窓内を含んで該第２のレジス
ト上に金属層を被着する工程と、該第２のレジスト層を
除去して該第２のレジスト層上の上記金属層を除去して
上記半導体上に所要の微細パターンの金属層を形成する
工程とを有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5378787A JPS63220575A (ja) | 1987-03-09 | 1987-03-09 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5378787A JPS63220575A (ja) | 1987-03-09 | 1987-03-09 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220575A true JPS63220575A (ja) | 1988-09-13 |
Family
ID=12952527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5378787A Pending JPS63220575A (ja) | 1987-03-09 | 1987-03-09 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013120776A (ja) * | 2011-12-06 | 2013-06-17 | Showa Denko Kk | 炭化珪素半導体装置の製造方法 |
-
1987
- 1987-03-09 JP JP5378787A patent/JPS63220575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013120776A (ja) * | 2011-12-06 | 2013-06-17 | Showa Denko Kk | 炭化珪素半導体装置の製造方法 |
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