JPH0745639A

JPH0745639A - 電界効果トランジスタ用の０．１μｍ以下のＴゲートを製造する方法

Info

Publication number: JPH0745639A
Application number: JP1439394A
Authority: JP
Inventors: Umanskij Vladimir; ウマンスキーウラディミール; Mordehai Heiblum; ヘイブルームモーデハイ
Original assignee: Yeda Research and Development Co Ltd
Current assignee: Yeda Research and Development Co Ltd
Priority date: 1993-02-08
Filing date: 1994-02-08
Publication date: 1995-02-14
Also published as: IL108590A0

Abstract

(57)【要約】【目的】効率的で且つ再現性の良い電界効果トランジ
スタのための新規なＴゲート製造方法を提供する。【構成】ＧａＡｓ基体上に同じ材料の頂部及び底部レ
ジスト層を被覆し、これらのレジスト層を、低速散乱電
子のフィルタとして働く特性をもつ薄い金属層で分離す
ることにより、電界効果トランジスタ用の０．１μｍ以
下のＴゲートを製造する方法であって、上記レジスト層
を所定断面のｅビーム放射に露出し、該ビームの中央部
分は大きな放射ドーズ量を有し、頂部レジスト層を現像
して、その放射された部分を除去し、これにより、穴を
形成し、更に、薄い金属層をエッチングして、底部レジ
スト層を露呈させ、底部レジスト層を現像して、放射さ
れた部分を除去すると共に、基体表面へと延びる小さな
開口を形成し、そして上記穴及びこの開口を通して基体
上に層を金属化して、Ｔゲート電極を形成するという段
階を備えた方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果トランジスタ
（ＦＥＴ）用の、そして特に、高電子移動度トランジス
タ（ＨＥＭＴ）用の０．１μｍ以下のＴゲートを製造す
るための単一工程リソグラフィ技術を含む新規な方法に
係る。

【０００２】

【従来の技術】電界効果トランジスタの高速動作には、
ゲートの長さを短くすることが非常に重要であることが
文献において良く知られている。しかしながら、ゲート
キャパシタンス及びゲート抵抗により決定される時定数
を充分小さくするには、ゲート抵抗に逆比例するゲート
断面積を増加することも非常に重要である。公知技術に
よれば、ＦＥＴに非常に短いゲートを得ることは、幾つ
かの副次的な効果をもたらすＴ字型断面のゲート電極に
よって達成できる。

【０００３】ゲート電極としてＴ字型断面を形成するこ
とは、関連技術雑誌に発表された多くの論文の主題とな
っている。この目的をいかに達成するかについては、色
々な思潮学派が存在する。ある思潮学派によれば、二層
金属を異なるエッチング速度でサイドエッチングするの
が望ましい処理方法であるが、このサイドエッチング技
術は正確にコントロールすることが困難であると分かっ
ている。別の提案は、二層電子ビームレジストを用いた
いわゆる「リフト・オフ」であるが、今日までは、電子
ビーム中の電子の散乱により底部レジストの線巾が増加
したり、表面の凹凸によってレジストの厚みが変動して
再現性を困難にするといった種々の問題が生じている。

【０００４】

【発明が解決しようとする課題】最近では、電界効果ト
ランジスタの大きなトランスコンダクタンスと高い動作
周波数を得るために、長さの短いＴ字型ゲートのための
確実で且つ再現性の良いｅビームリソグラフィ製造プロ
セスの開発に多大な努力が払われているが、再現性の良
いＴ字型ゲート構造体を形成する簡単で確実な方法が依
然として要望されている。

【０００５】これまで、２つの主たる解決策が知られて
いる。第１の解決策は、多層レジスト系統（通常は２枚
のレジスト層）を使用しそして２段階のｅビームリソグ
ラフィプロセスによってＴゲートのフートプリントと頂
部を順次に画成することを含む。この第１の解決策の欠
点は、多層系のレジストが通常得られないような非常に
大きな感度差をもつことが必要であり、非常に異なるレ
ジストのスピンコーティング中に溶解の問題が生じ、そ
して２段階のリソグラフィは時間がかかると共に整列上
の問題を生じることである。

【０００６】第２の解決策は、多層レジスト系統を使用
しそして１段階リソグラフィの後に１つの現像段階を使
用することを含む。この技術では、「カバー」の巾とフ
ートプリントの巾との比が充分なＴゲートが首尾良く形
成されていない。この第２の解決策の欠点は、多層系統
のレジストが通常得られないような非常に大きな感度差
をもつことが必要であり、そして非常に異なるレジスト
のスピンコーティング中に溶解の問題が生じることであ
る。更に、このプロセスは、現像パラメータの裕度が狭
く、現像中の底部層の溶解を最小にするためにこれらパ
ラメータを非常に正確に調整しなければならないので、
再現性が非常に悪い。

【０００７】

【課題を解決するための手段】本発明は、０．１μｍ以
下のＴゲート製造のための新規な１段階リソグラフィ技
術を提供することにより、公知技術の上記欠点を解消す
る。これは、１つのみの形式のｅビームレジストの２枚
の層を使用すると共に、その同じ形式のレジストの底部
層と頂部層との間に中間の薄い金属層が介在された１段
階リソグラフィプロセスを使用することによって達成さ
れる。本発明の新規な方法により、優れた再現性が与え
られ、異なる形状及び高さのＴゲートが形成され、そし
てフートプリント巾と「カバー」の巾の比が１０：１の
Ｔゲートが形成される。

【０００８】従って、本発明の目的は、非常に効率的で
且つ再現性の優れた新規なＴゲート製造方法を提供する
ことである。

【０００９】本発明の別の目的は、種々様々な形状及び
高さのＴゲートを製造できるようにすることである。

【００１０】本発明の更に別の目的は、フートプリント
の巾と「カバー」の巾との間に好都合な比をもつＴゲー
トを製造できるようにすることである。

【００１１】本発明の他の目的及び効果は、添付図面を
参照とした本発明の好ましい実施例の以下の詳細な説明
から容易に明らかとなろう。

【００１２】

【実施例】本発明の新規な方法を好ましい実施例につい
て以下に詳細に説明する。０．１μｍ以下のＴ字型ゲー
トを製造する新規な技術又は方法は、１形式のみのｅビ
ームレジストと、１段階のリソグラフィプロセスとを使
用する。主たる概念は、同じ形式のレジストの底部層２
２と頂部層２６との間に中間の薄い金属層を使用するこ
とを含む（図１参照）。図示されたように、ＧａＡｓよ
り成る基体２０の上には、レジストの底部層２２と、中
間の金属層２４と、レジストの頂部層２６とが被覆され
る。各レジスト層は、スピンコーティングの後に、熱焼
成処理を受ける。通常使用される条件において（ＰＭＭ
Ａレジストの場合、標準焼成温度は、１６０ないし１７
５℃である）予め焼成できる底部層に対し、頂部層の焼
成温度は、薄い金属膜のクラックを防止するためにレジ
スト層と中間金属層との熱膨張率の相違を考慮して選択
される。（Ａｕ金属膜とＰＭＭＡレジストの場合、焼成
温度は１２０℃を越えてはならない。）中間の金属層
は、電子ビームを制御された仕方で透過するという特性
を有し、従って、各レジスト層とは個別に且つ独立して
現像することができ、ひいては、金属のリフト・オフに
必要なＴ形状を形成することができる。新規な方法又は
プロセスによれば、レジスト系統は、厚みが１５０ｎｍ
で分子重量が９５０Ｋのポリメチルメタクリレート（Ｐ
ＭＭＡ）の底部層２２と、２０ｎｍの金（Ａｕ）蒸着層
２４と、４５０ｎｍの同じレジストの頂部層２６とで構
成される。このレジスト系統が図１に示されており、既
知のｅビームリソグラフィ装置（ＪＢＸ−５ＦＥ）にお
いて予め選択された形状及び断面積のｅビーム３０に露
出され、狭いフートプリントのための予め選択された形
状及び断面積のドーズ３２は、広い頂部層２６のための
ビーム３０のそれよりも５倍以上の大きさである。

【００１３】図２に示すように、強力な既知の現像剤を
用いて頂部のレジスト層が現像され（純粋なメチルイソ
ブチルケトン（ＭＩＢＫ）中で３ないし４分）、その
後、中間のＡｕ層の既知のウェットエッチングを行っ
て、穴３４を得ると共に、底部層２２を露呈させる。ウ
ェットエッチングは、４ｇのＫＩ：１ｇのＩ₂：８０ｍ
ｌのＨ₂Ｏ混合物中で行われる。エッチング時間は、Ａ
ｕ層の開口が頂部レジスト層の開口よりも約１ないし２
ｍｍ広くなるようなＡｕエッチングアンダーカットを形
成するように選択される。これは、リフト・オフ処理中
に両レジスト層を同時に溶解できるようにする。底部レ
ジストのフートプリント３６の現像は、メチルイソブチ
ルケトンとイソプロピルアルコールの１：３混合物（Ｍ
ＩＢＫ：ＩＰＡ）で１５ないし２０秒間にわたって得ら
れる。最後に、一般的に知られたように、頂部レジスト
層２６の上に金属化部分４０を生じさせる２５０ｎｍの
Ａｕ／Ｔｉ金属化を用いたリフト・オフプロセスにより
Ｔゲート３８が画成される。中間Ａｕ層のアンダーカッ
トウェットエッチングにより、両層２２及び２６がリフ
ト・オフ溶媒（通常はアセトン）中で溶解され、Ａｕ層
２４が基体から除去される。

【００１４】本発明の方法又はプロセスは非常に再現性
が良く、異なる形状及び高さのＴゲートの製造に適用し
た。フートプリント巾・対・「カバー」巾の比が１０：
１のＴゲートが製造された。Ｔゲートを定めるのに必要
な比較的厚いレジスト層に対する一般的な問題は、電子
の散乱によってフートプリントの巾が広がることであ
る。しかしながら、本発明により使用されたレジスト系
では、６０ないし８０ｎｍの小さなフートプリント巾を
容易に達成できることが実験により示された。このよう
な結果を得ることのできる理由は、薄いＡｕ層が存在し
てこれが低速散乱電子に対するフィルタとして機能する
ためである。同様に機能する他の金属も使用できるが、
金は選択されるべき優れた金属であると考えられる。薄
い金属層を追加する付加的な効果は、ｅビームリソグラ
フィ中の荷電作用を防止することである。

【００１５】本発明の新規な方法は、分子ビームエピタ
キシャル（ＭＢＥ）成長のＧａＡｓヘテロ構造体に０．
１μｍ以下のゲートＨＥＭＴを製造することに適用し
た。このようなデバイスにおける予備的な測定では、非
常に高速のトランジスタの製造が示される。

【００１６】特定の実施例について本発明を説明した
が、本発明の技術及び範囲から逸脱せずに、種々の変更
及び修正が考えられる。これらは、特許請求の範囲に規
定された本発明の範囲内に包含されると考えられる。公
知の標準的なＦＥＴを製造する細部については、明瞭化
のため省略した。当業者であれば、適当な導電型、形式
及び形状の所要の作用層を確立しそしてソース及びドレ
イン接点を形成する必要があることは明らかであろう。

【図面の簡単な説明】

【図１】レジストが被覆された基体が本発明により露出
処理されるところを示した概略断面図である。

【図２】第１の現像及び金属エッチングの後の図１の基
体を示す断面図である。

【図３】第２の現像後の図１の基体を示す断面図であ
る。

【図４】Ｔゲート金属蒸着後の図１の基体を示す断面図
である。

【図５】リフト・オフ手順の後の図１の基体を示す断面
図である。

【符号の説明】

２０基体２２レジストの底部層２４金属層２６レジストの頂部層３０ビーム３２ドーズ３４穴３６フートプリント３８Ｔゲート４０金属化部分

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/027

Claims

【特許請求の範囲】

【請求項１】電界効果トランジスタ用の０．１μｍ以
下のＴゲートを製造する方法において、ａ）半導体基体上に第１レジスト材料の第１レジスト層
を被覆し、ｂ）上記第１レジスト層上に、低速散乱電子のフィルタ
として作用する特性を有する薄い金属層を被覆し、ｃ）上記薄い金属層上に第２レジスト層を形成し、この
第２レジスト層は上記第１レジスト層と同じ材料のもの
で、それよりも実質的に厚みがあり、ｄ）上記第１及び第２のレジスト層と薄い金属層をある
放射ドーズ量及び断面の単一のｅビーム放射線に露出し
て、第２レジスト層の所与の断面を照射し、上記放射線
の中央部分は、上記第２レジスト層及び薄い金属層を貫
通して、上記ｅビーム放射線により照射される上記第２
層の部分よりも実質的に小さい第１レジスト層の断面を
照射するように実質的に大きな放射ドーズ量を有してお
り、ｅ）上記第２レジスト層を現像してその放射された部分
を除去し、ある断面の穴を形成し、ｆ）上記薄い金属層をエッチングしてその一部分を除去
すると共に、第１レジスト層を露呈させ、ｇ）上記第１レジスト層を現像してその放射された部分
を除去し、上記ある断面より実質的に小さな断面の開口
を形成し、この開口は、上記基体の表面に向かって延
び、そしてｈ）上記穴及び開口を通して上記基体上に層を金属化し
てＴゲート電極を形成する、という段階を備えたことを
特徴とする方法。
【請求項２】上記レジスト層及び金属層を上記基体か
らリフト・オフする段階を更に備えた請求項１に記載の
方法。
【請求項３】上記レジスト層は、ポリメチルメタクリ
レートである請求項１に記載の方法。
【請求項４】上記金属層は金である請求項１に記載の
方法。
【請求項５】上記ビームの中央部分のドーズ量は、ビ
ームの他部分よりも約５倍大きい請求項１に記載の方
法。
【請求項６】上記段階ｅ）の第２レジスト層の現像
は、メチルイソブチルケトンを用いて行われ、そして上
記第１レジスト層の現像は、メチルイソブチルケトンと
イソプロピルアルコールの１：３混合物を用いて行われ
る請求項３に記載の方法。
【請求項７】上記第１レジスト層は約１５０ｎｍの厚
みであり、上記金属層は約２０ｎｍの厚みであり、そし
て上記第２レジスト層は約４００ｎｍの厚みである請求
項３に記載の方法。
【請求項８】上記金属層は金である請求項３に記載の
方法。
【請求項９】上記レジスト層は約９５０Ｋの分子重量
を有する請求項３に記載の方法。
【請求項１０】上記Ｔゲート電極は約２５０ｎｍの厚
みである請求項１に記載の方法。
【請求項１１】上記Ｔゲート電極は、金−チタン合金
である請求項１に記載の方法。
【請求項１２】薄い金属層をエッチングする上記段階
は、アンダーカット状態で行われる請求項４に記載の方
法。
【請求項１３】上記の半導体基体は、ＧａＡｓである
請求項１に記載の方法。