JPS6257264B2 - - Google Patents
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- JPS6257264B2 JPS6257264B2 JP57026408A JP2640882A JPS6257264B2 JP S6257264 B2 JPS6257264 B2 JP S6257264B2 JP 57026408 A JP57026408 A JP 57026408A JP 2640882 A JP2640882 A JP 2640882A JP S6257264 B2 JPS6257264 B2 JP S6257264B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】
この発明は電界効果トランジスタ、特にゲート
にシヨツトキーバリアゲートを用いたシヨツトキ
ーバリアゲート形電界効果トランジスタの製造方
法に関するものである。
にシヨツトキーバリアゲートを用いたシヨツトキ
ーバリアゲート形電界効果トランジスタの製造方
法に関するものである。
ゲートにシヨツトキー障壁を用いたいわゆるシ
ヨツトキーバリアゲート形電界効果トランジスタ
（以下単に「SB FET」と言う。）は、たとえば
GaAs半導体基板上に長さ１μｍ程度のゲート電
極を形成した場合、マイクロ波帯域での動作が可
能であり、超高周波帯トランジスタとして注目さ
れている。このトランジスタの構造は比較的簡単
で、半絶縁性GaAs基板上にｎ形のGaAsエピタキ
シヤル成長層（以下単に「エピタキシヤル層」と
いう。）を成長させて、このｎ形GaAsエピタキシ
ヤル層上にオーム性接触のソースおよびドレイン
電極を形成し、このソースおよびドレイン電極の
間にシヨツトキーバリア形のゲート電極を設けた
構造である。第１図ａ〜ｆはその従来のSB FET
の製造工程の主要段階における状態を示す断面図
で、まず、第１図ａに示すようにGaAs半絶縁性
基板１上にｎ形GaAsエピタキシヤル層２を所定
の厚さ成長させ、その上に第１図ｂのように通常
の写真製版技術を用いてフオトレジスト３でソー
スおよびドレイン電極形成用のパターンを形成
し、全上面に電極金属を蒸着した後、周知のリフ
トオフ法を用いて同図ｃのようにソース電極４と
ドレイン電極５を形成する。次に同図ｄのように
フオトレジスト６によりゲート形成用のパターン
を形成し、同図ｅ，ｆのようにゲート部分を「堀
込みリフトオフ法」によりリセス構造のゲート電
極７を形成し、SB FETが完成する。完成した
SB FETのゲート電極７の近傍の拡大断面図を第
２図に示す。
ヨツトキーバリアゲート形電界効果トランジスタ
（以下単に「SB FET」と言う。）は、たとえば
GaAs半導体基板上に長さ１μｍ程度のゲート電
極を形成した場合、マイクロ波帯域での動作が可
能であり、超高周波帯トランジスタとして注目さ
れている。このトランジスタの構造は比較的簡単
で、半絶縁性GaAs基板上にｎ形のGaAsエピタキ
シヤル成長層（以下単に「エピタキシヤル層」と
いう。）を成長させて、このｎ形GaAsエピタキシ
ヤル層上にオーム性接触のソースおよびドレイン
電極を形成し、このソースおよびドレイン電極の
間にシヨツトキーバリア形のゲート電極を設けた
構造である。第１図ａ〜ｆはその従来のSB FET
の製造工程の主要段階における状態を示す断面図
で、まず、第１図ａに示すようにGaAs半絶縁性
基板１上にｎ形GaAsエピタキシヤル層２を所定
の厚さ成長させ、その上に第１図ｂのように通常
の写真製版技術を用いてフオトレジスト３でソー
スおよびドレイン電極形成用のパターンを形成
し、全上面に電極金属を蒸着した後、周知のリフ
トオフ法を用いて同図ｃのようにソース電極４と
ドレイン電極５を形成する。次に同図ｄのように
フオトレジスト６によりゲート形成用のパターン
を形成し、同図ｅ，ｆのようにゲート部分を「堀
込みリフトオフ法」によりリセス構造のゲート電
極７を形成し、SB FETが完成する。完成した
SB FETのゲート電極７の近傍の拡大断面図を第
２図に示す。
ここで、超高周波帯で用いるSB FETでは素子
自体の低雑音化が最大の問題であり、雑音指数
NFは、 NF∝√g（g＋s） の関係がある。なお、ｌgはゲート長、Ｒgはゲー
ト直列抵抗、Ｒsはソース抵抗である。この式か
ら判るように、雑音指数NFを下げるためには、
ｌg，Ｒg，Ｒsを小さくしなければならない。こ
こで従来の写真製版技術ではｌg＝１μｍ以下の
ゲート電極を再現性良く形成することは困難であ
る。そのため、遠紫外線露光、Ｘ線露光、電子ビ
ーム露光等の方法が考案されているが、設備に巨
額な費用を必要とし、また、ゲートパターンとし
てはｌg＝0.5〜１μｍのいわゆるサブミクロンゲ
ートが形成されているが、ゲート電極の金属自体
が細いためにゲート直列抵抗Ｒgが増大し、ゲー
ト長ｌgが小さいにもかかわらず高周波特性がそ
れほど向上しないという問題があつた。この欠点
を無くすために第３図に示す方法が考えられてい
る。すなわち、従来と同じ方法でｌg＝１μｍの
ゲート電極７を形成した後（第２図）、このゲー
ト電極７をマスクとして電極直下のエピタキシヤ
ル層２を選択エツチングし、その時のサイドエツ
チング作用を利用してゲート電極７とエピタキシ
ヤル層２との実質的に接触している部分２ａの長
さｌgpをゲート長ｌgに対し ｌgp＜ｌg としてサブミクロンゲートを形成するものである
が、ゲート電極７とエピタキシヤル層２ａとの接
触部分に電界集中が起こり、特性の劣化や信頼性
低下の原因の一つになつていた。
自体の低雑音化が最大の問題であり、雑音指数
NFは、 NF∝√g（g＋s） の関係がある。なお、ｌgはゲート長、Ｒgはゲー
ト直列抵抗、Ｒsはソース抵抗である。この式か
ら判るように、雑音指数NFを下げるためには、
ｌg，Ｒg，Ｒsを小さくしなければならない。こ
こで従来の写真製版技術ではｌg＝１μｍ以下の
ゲート電極を再現性良く形成することは困難であ
る。そのため、遠紫外線露光、Ｘ線露光、電子ビ
ーム露光等の方法が考案されているが、設備に巨
額な費用を必要とし、また、ゲートパターンとし
てはｌg＝0.5〜１μｍのいわゆるサブミクロンゲ
ートが形成されているが、ゲート電極の金属自体
が細いためにゲート直列抵抗Ｒgが増大し、ゲー
ト長ｌgが小さいにもかかわらず高周波特性がそ
れほど向上しないという問題があつた。この欠点
を無くすために第３図に示す方法が考えられてい
る。すなわち、従来と同じ方法でｌg＝１μｍの
ゲート電極７を形成した後（第２図）、このゲー
ト電極７をマスクとして電極直下のエピタキシヤ
ル層２を選択エツチングし、その時のサイドエツ
チング作用を利用してゲート電極７とエピタキシ
ヤル層２との実質的に接触している部分２ａの長
さｌgpをゲート長ｌgに対し ｌgp＜ｌg としてサブミクロンゲートを形成するものである
が、ゲート電極７とエピタキシヤル層２ａとの接
触部分に電界集中が起こり、特性の劣化や信頼性
低下の原因の一つになつていた。
また、このサイドエツチングを用いる従来の方
法では、ソース電極４とドレイン電極５の間のエ
ピタキシヤル層２がエツチングされるため、第２
図に示しているエピタキシヤル層２の厚さＡ及び
Ｂが第３図に示すようにA′及びB′（Ａ＞A′，Ｂ
＞B′）のようにエツチング前に比べて厚さがうす
くなつてしまうため、SB FETにおいて最も重要
な素子定数であるＩDSS及びｇnが変化するため、
素子の設計が困難であつた。なお、サイドエツチ
ングを行う部分以外のエピタキシヤル層２のエツ
チングを防ぐ方法として従来は、第５図のように
サイドエツチングを行う前に写真製版を行い、フ
オトレジスト６でカバーをしてエツチングを防ぐ
方法があつたが、超高周波帯で用いられる
SBFETのソース電極４とドレイン電極５の間隔
は２〜３μｍ、ゲート電極７のｌgは１μｍと非
常に微細なため、写真製版の精度が±0.1μｍ程
度と極めて高い精度が必要であり、大量に量産す
ることは事実上不可能であつた。
法では、ソース電極４とドレイン電極５の間のエ
ピタキシヤル層２がエツチングされるため、第２
図に示しているエピタキシヤル層２の厚さＡ及び
Ｂが第３図に示すようにA′及びB′（Ａ＞A′，Ｂ
＞B′）のようにエツチング前に比べて厚さがうす
くなつてしまうため、SB FETにおいて最も重要
な素子定数であるＩDSS及びｇnが変化するため、
素子の設計が困難であつた。なお、サイドエツチ
ングを行う部分以外のエピタキシヤル層２のエツ
チングを防ぐ方法として従来は、第５図のように
サイドエツチングを行う前に写真製版を行い、フ
オトレジスト６でカバーをしてエツチングを防ぐ
方法があつたが、超高周波帯で用いられる
SBFETのソース電極４とドレイン電極５の間隔
は２〜３μｍ、ゲート電極７のｌgは１μｍと非
常に微細なため、写真製版の精度が±0.1μｍ程
度と極めて高い精度が必要であり、大量に量産す
ることは事実上不可能であつた。
この発明は以上のような問題点を鑑みてなされ
たもので、シヨツトキーバリアゲート電極と
GaAsエピタキシヤル層の接触部のみに凹部を形
成することによつて高周波特性のよく、信頼性の
高いSBFFETの製造方法を提供することを目的
としている。
たもので、シヨツトキーバリアゲート電極と
GaAsエピタキシヤル層の接触部のみに凹部を形
成することによつて高周波特性のよく、信頼性の
高いSBFFETの製造方法を提供することを目的
としている。
以下本発明の一実施例の図を用いて詳細に説明
する。まず、第１図ａ〜ｆに示した従来と同じ方
法でソース電極４、ドレイン電極５およびゲート
電極７を形成し、0.01Torr〜数Torrの圧力下に
上記各電極を形成したSB FET（ウエハ状態）を
入れ酸素によるプラズマを所定の時間照射するこ
とにより、第４図ａに示すようにゲート電極７と
エピタキシヤル層２との接触部分に変成層８を所
定の深さおよび幅に形成する。次に、ゲート電極
７をマスクにして変成層８を選択エツチングする
ことにより、第４図ｂに示すように凹部９を形成
し、ゲート電極７とエピタキシヤル層２との接触
長ｌgpがゲート長ｌgに対してｌgp＜ｌgなるゲー
ト電極形状を形成することができた。
する。まず、第１図ａ〜ｆに示した従来と同じ方
法でソース電極４、ドレイン電極５およびゲート
電極７を形成し、0.01Torr〜数Torrの圧力下に
上記各電極を形成したSB FET（ウエハ状態）を
入れ酸素によるプラズマを所定の時間照射するこ
とにより、第４図ａに示すようにゲート電極７と
エピタキシヤル層２との接触部分に変成層８を所
定の深さおよび幅に形成する。次に、ゲート電極
７をマスクにして変成層８を選択エツチングする
ことにより、第４図ｂに示すように凹部９を形成
し、ゲート電極７とエピタキシヤル層２との接触
長ｌgpがゲート長ｌgに対してｌgp＜ｌgなるゲー
ト電極形状を形成することができた。
発明者等の実験によれば、大気より0.01Tprr以
下に真空排気した後、酸素ガスを0.2Tprrまで導入
しながら200Wの高周波電力で酸素ガスをプラズ
マ化し、このプラズマを10秒間照射したところ、
第４図を示すように深さ及び幅がそれぞれ0.2μ
ｍのGaAsの変成層８が形成された。このGaAs変
成層８は他のGaAsエピタキシヤル層２に比べて
エツチング速度が第６図に示すように10倍速いこ
とが判つた。ここで、酸素ガスのプラズマ照射に
より、ゲート電極７とエピタキシヤル層２との接
触部分にGaAsの変成層８が形成される理由とし
て、金属と半導体との境界部分にプラズマを作る
時の高周波電界が集中し、酸素プラズマとGaAs
が電気化学的に反応するためであると思われる
が、明確な反応メカニズムは解明されていない。
下に真空排気した後、酸素ガスを0.2Tprrまで導入
しながら200Wの高周波電力で酸素ガスをプラズ
マ化し、このプラズマを10秒間照射したところ、
第４図を示すように深さ及び幅がそれぞれ0.2μ
ｍのGaAsの変成層８が形成された。このGaAs変
成層８は他のGaAsエピタキシヤル層２に比べて
エツチング速度が第６図に示すように10倍速いこ
とが判つた。ここで、酸素ガスのプラズマ照射に
より、ゲート電極７とエピタキシヤル層２との接
触部分にGaAsの変成層８が形成される理由とし
て、金属と半導体との境界部分にプラズマを作る
時の高周波電界が集中し、酸素プラズマとGaAs
が電気化学的に反応するためであると思われる
が、明確な反応メカニズムは解明されていない。
以上のようにこの実施例になるSB FETでは従
来と全く同様の写真製版技術を用いてｌg＝１μ
ｍのゲート電極７を形成後、変成層８の選択エツ
チングによりｌgp＜１μｍのいわゆるサブミクロ
ンゲート電極を形成することができる。また、第
３図に示した従来のサイドエツチングを用いる方
法ではエピタキシヤル層２全体がエツチングされ
るため、ＩDSS及びｇn等の素子定数が変化した
り、第５図に示した方法では極めて高い写真製版
の精度が必要であるが、この実施例の方法では、
変成層８が他のエピタキシヤル層２に比べてエツ
チング速度が10倍速いことを利用し、エピタキシ
ヤル層２をほとんどエツチングせずに変成層８の
みエツチングすることができるため、ＩDSS及び
ｇn等の素子定数を変化させることなく又、極め
て高い精度の写真製版工程も必要としない。
来と全く同様の写真製版技術を用いてｌg＝１μ
ｍのゲート電極７を形成後、変成層８の選択エツ
チングによりｌgp＜１μｍのいわゆるサブミクロ
ンゲート電極を形成することができる。また、第
３図に示した従来のサイドエツチングを用いる方
法ではエピタキシヤル層２全体がエツチングされ
るため、ＩDSS及びｇn等の素子定数が変化した
り、第５図に示した方法では極めて高い写真製版
の精度が必要であるが、この実施例の方法では、
変成層８が他のエピタキシヤル層２に比べてエツ
チング速度が10倍速いことを利用し、エピタキシ
ヤル層２をほとんどエツチングせずに変成層８の
みエツチングすることができるため、ＩDSS及び
ｇn等の素子定数を変化させることなく又、極め
て高い精度の写真製版工程も必要としない。
なお、この発明において半導体エピタキシヤル
層の厚さ、不純物濃度等及びソース、ドレイン、
ゲート電極の電極材料はSBFETの使用目的によ
り適宜選択できる。
層の厚さ、不純物濃度等及びソース、ドレイン、
ゲート電極の電極材料はSBFETの使用目的によ
り適宜選択できる。
また、酸素ガスををプラズマ化する時の真空
度、高周波電力及びプラズマの照射時間等は希望
する変成層の深さ幅、使用するエツチング液等に
より適宜選びうるものであることは言うまでもな
い。
度、高周波電力及びプラズマの照射時間等は希望
する変成層の深さ幅、使用するエツチング液等に
より適宜選びうるものであることは言うまでもな
い。
以上詳述したように、この発明になるSB FET
の製造方法においては、シヨツトキーバリア形ゲ
ート電極の端縁部が接触する半導体基体の部位の
凹部を形成すべき部分にプラズマによる変成層を
つくり、これをエツチング除去する方式を用いた
ので、特殊な装置や複雑な工程を必要とすること
なく高周波特性のよい、高信頼度のSB FETを歩
留りよく得ることができる。
の製造方法においては、シヨツトキーバリア形ゲ
ート電極の端縁部が接触する半導体基体の部位の
凹部を形成すべき部分にプラズマによる変成層を
つくり、これをエツチング除去する方式を用いた
ので、特殊な装置や複雑な工程を必要とすること
なく高周波特性のよい、高信頼度のSB FETを歩
留りよく得ることができる。
第１図ａ〜ｆは従来のSB FETの製造工程の主
要段階における状態を示す断面図、第２図はその
ゲート電極のリセス構造を示す拡大断面図、第３
図及び第５図は従来のサイドエツチングを用いた
ゲート電極構造を示す拡大断面図、第４図ａ，ｂ
はこの発明の一実施例におけるゲート電極部加工
手順を示す拡大断面図、第６図はGaAsエピタキ
シヤル層とGaAs変成層のエツチング速度の差を
示す図である。 図において、１はGaAs絶縁性基板（絶縁性半
導体基板）、２はGaAs（半導体）エピタキシヤル
成長層、４はソース電極、５はドレイン電極、７
はゲート電極、８は変成層、９は凹部である。な
お、図中同一符号は同一または相当部分を示す。
要段階における状態を示す断面図、第２図はその
ゲート電極のリセス構造を示す拡大断面図、第３
図及び第５図は従来のサイドエツチングを用いた
ゲート電極構造を示す拡大断面図、第４図ａ，ｂ
はこの発明の一実施例におけるゲート電極部加工
手順を示す拡大断面図、第６図はGaAsエピタキ
シヤル層とGaAs変成層のエツチング速度の差を
示す図である。 図において、１はGaAs絶縁性基板（絶縁性半
導体基板）、２はGaAs（半導体）エピタキシヤル
成長層、４はソース電極、５はドレイン電極、７
はゲート電極、８は変成層、９は凹部である。な
お、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性半導体基板上に半導体エピタキシヤ
ル成長層を形成する工程と、 上記半導体エピタキシヤル成長層上にソース電
極およびドレイン電極を形成する工程と、 上記ソース電極およびドレイン電極間の上記半
導体エピタキシヤル成長層上にシヨツトキーバリ
ア形のゲート電極を形成する工程と、 上記半導体エピタキシヤル成長層の上記ゲート
電極の端縁部が接触する部位にガスプラズマのエ
ネルギーを加えて当該部位のみに変成層を形成す
る工程と、 上記変成層を上記ゲート電極をマスクとして選
択エツチングして除去し当該部位に凹部を形成す
る工程とを含むことを特徴とするシヨツトキーバ
リアゲート形電界効果トランジスタの製造方法。 ２ ゲート電極をソース電極とドレイン電極との
間において半導体エピタキシヤル成長層の表面部
に設けられた凹みの底面に形成することを特徴と
する特許請求の範囲第１項記載のシヨツトキーバ
リアゲート形電界効果トランジスタの製造方法。 ３ ガスプラズマとして酸素プラズマを用いるこ
とを特徴とする特許請求の範囲第１項または第２
項記載のシヨツトキーバリアゲート形電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640882A JPS58142581A (ja) | 1982-02-18 | 1982-02-18 | ショットキ−バリアゲート形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2640882A JPS58142581A (ja) | 1982-02-18 | 1982-02-18 | ショットキ−バリアゲート形電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58142581A JPS58142581A (ja) | 1983-08-24 |
| JPS6257264B2 true JPS6257264B2 (ja) | 1987-11-30 |
Family
ID=12192722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2640882A Granted JPS58142581A (ja) | 1982-02-18 | 1982-02-18 | ショットキ−バリアゲート形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142581A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285551A (ja) * | 1987-05-18 | 1988-11-22 | Nippon Paint Co Ltd | 水現像性印刷用版材 |
| JPH01262135A (ja) * | 1988-04-08 | 1989-10-19 | Komori Printing Mach Co Ltd | 印刷物用ニス塗りパターンコーテイング版 |
| JPH0226744A (ja) * | 1988-07-18 | 1990-01-29 | Komori Printing Mach Co Ltd | 印刷物用パターンコーテイング版 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673475A (en) * | 1979-11-20 | 1981-06-18 | Mitsubishi Electric Corp | Schottky barrier type field-effect transistor |
-
1982
- 1982-02-18 JP JP2640882A patent/JPS58142581A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673475A (en) * | 1979-11-20 | 1981-06-18 | Mitsubishi Electric Corp | Schottky barrier type field-effect transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285551A (ja) * | 1987-05-18 | 1988-11-22 | Nippon Paint Co Ltd | 水現像性印刷用版材 |
| JPH01262135A (ja) * | 1988-04-08 | 1989-10-19 | Komori Printing Mach Co Ltd | 印刷物用ニス塗りパターンコーテイング版 |
| JPH0226744A (ja) * | 1988-07-18 | 1990-01-29 | Komori Printing Mach Co Ltd | 印刷物用パターンコーテイング版 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58142581A (ja) | 1983-08-24 |
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