JP4245689B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に高速・高周波で動作する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
HEMT(High Electron Mobility Transistor、高電子移動度トランジスタ)は、高速・高周波動作ができ、雑音も低いので、衛星放送の受信用のパラボラアンテナ等に広く用いられている半導体装置である。
従来のHEMTを、図20を用いて説明する。
【0003】
図20に示すように、半絶縁性GaAs基板110上には、GaAs層より成るバッファ層111、InGaAs層より成る電子走行層112、AlGaAs層より成る電子供給層114が順に形成されている。そして、素子領域118を画定する素子分離領域120が、電子供給層114表面からバッファ層111に達するように形成されている。
【0004】
画定された素子領域118の両側の電子供給層114上には、ソース/ドレイン電極130が形成されている。ソース/ドレイン電極130の下方領域には、オーミック領域132がそれぞれバッファ層111に達するように形成されている。
電子供給層114上、ソース/ドレイン電極130上、素子分離領域120上にはSiN膜134が形成されている。
【0005】
SiN膜134には、電子供給層114に達するコンタクトホール148が形成されており、コンタクトホール148において、T型のゲート電極124が電子供給層114に接続されている。
ゲート電極124をT型に形成するのは、次のような効果を得るためである。即ち、高速・高周波動作を行うためには、チャネル長を短くすることが有効であり、そのためにはゲート長をも短くする必要がある。しかし、ゲート長を単に短くすると、それに伴いゲート抵抗が高くなってしまう。そこで、T型のゲート電極124、即ち、上方に張り出し部124aが形成されたゲート電極124を用いることによりゲート抵抗を低減している。
【0006】
【発明が解決しようとする課題】
しかしながら、上記のようなHEMTを衛生放送等の受信用のパラボラアンテナ等に用いる場合には、半導体素子を何らかの手段により水分等から保護しなければならない。半導体素子を水分等から保護するためには、例えば、全面をカバー膜で覆うことが考えられるが、全面をカバー膜で覆うとT型のゲート電極124の張り出し部124aの下方領域の間隙126にまでカバー膜が入り込むように形成されてしまう。張り出し部124aの下方領域の間隙126にまでカバー膜が形成されてしまうと、これによりゲート容量が増加し、高周波特性が劣化してしまうこととなる。従って、全面をカバー膜で覆うことにより半導体素子を水分等から保護するのは困難であった。
【0007】
一方、ハーメチックパッケージ等を用いれば、半導体素子を水分等から保護することは可能であるが、ハーメチックパッケージは高価であった。
本発明の目的は、高周波特性を劣化することなく、半導体素子を水分等から保護することができる半導体装置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記目的は、素子層が形成された下地基板上に、第1のレジスト膜を形成する第1レジスト膜形成工程と、前記第1のレジスト膜の第1の領域に、前記素子層に達する第1の開口部を形成する第1開口部形成工程と、前記第1の開口部が形成された前記第1のレジスト膜上に、第2のレジスト膜を形成する第2レジスト膜形成工程と、前記第2のレジスト膜の、前記第1の領域の上方領域を含む第2の領域に、前記第1の開口部より大きい形状の第2の開口部を形成する第2開口部形成工程と、前記第1の開口部内及び前記第2の開口部内に、張り出し部を有するT型のゲート電極を、前記張り出し部の下方領域に間隙が生じるように形成するゲート電極形成工程と、前記ゲート電極を覆うカバー膜を、前記張り出し部の前記下方領域に間隙が生じるように形成するカバー膜形成工程とを有し、前記第1開口部形成工程では、前記第1のレジスト膜に、前記第1の開口部から離間する凹部を更に形成し、前記第2開口部形成工程では、前記凹部の上方領域を含む領域に前記第2の開口部を形成し、前記ゲート電極形成工程では、前記第1の開口部内及び前記第2の開口部内に金属膜を形成した後、前記第1のレジスト膜及び前記第2のレジスト膜を除去することにより、前記金属膜より成る前記ゲート電極の前記張り出し部の前記下方領域に前記間隙を形成することを特徴とする半導体装置の製造方法により達成される。これにより、張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、T型のゲート電極の下方領域を除く全面にカバー膜が形成される。T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0012】
また、上記の半導体装置の製造方法において、前記ゲート電極形成工程後、前記カバー膜形成工程前に、前記ゲート電極を覆う保護膜を形成する保護膜形成工程を更に有することが望ましい。これにより、カバー膜により覆われることがないゲート電極の張り出し部の下方領域を、保護膜で保護することができる。
また、上記の半導体装置の製造方法において、前記第1のレジスト膜形成工程前に、前記素子層上に低抵抗層を形成する低抵抗層形成工程と、前記第1の開口部より大きく前記第2の開口部より小さい形状の第3の開口部を、前記素子層に達するように形成する第3開口部形成工程とを更に有し、前記第1開口部形成工程では、前記第3の開口部内で前記素子層に達する前記第1の開口部を形成することが望ましい。これにより、素子層上に低抵抗層が形成され、T型のゲート電極の張り出し部が低抵抗層の上方にまで延在するように形成されるので、張り出し部の下方領域の間隙を狭くすることができる。
【0014】
また、上記の半導体装置の製造方法において、前記レジスト膜形成工程では、電子線レジストより成る前記第1のレジスト膜を形成し、前記第1開口部形成工程では、電子線描画を用いて、前記第1の開口部及び前記凹部を形成することが望ましい。
また、上記の半導体装置の製造方法において、前記第1開口部形成工程では、第1のドーズ量で電子線を照射して前記第1の開口部を形成し、前記第1のドーズ量より少ない第2のドーズ量で電子線を照射して前記凹部を形成することが望ましい。
【0015】
また、上記の半導体装置の製造方法において、前記第1開口部形成工程では、第1の加速電圧で加速した電子線を照射して前記第1の開口部を形成し、前記第1の加速電圧より低い第2の加速電圧で加速した電子線を照射して前記凹部を形成することが望ましい。
また、上記の半導体装置の製造方法において、前記カバー膜形成工程では、プラズマCVD法により前記カバー膜を形成し、前記保護膜形成工程では、光CVD法により前記保護膜を形成することが望ましい。これにより、プラズマCVD法を用いて形成されるカバー膜は、ゲート電極の張り出し部の下方領域の狭い間隙には入り込んでいかないので、T型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。また、光CVD法を用いて保護膜を形成するので、ゲート電極の張り出し部の下方領域の狭い間隙にも保護膜が形成され、これによりカバー膜で覆われることのないゲート電極の張り出し部の下方領域を保護膜で保護することができる。
【0016】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置の製造方法を図1乃至図6を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2乃至図6は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【0017】
(半導体装置)
まず、本実施形態による半導体装置を図1を用いて説明する。
本実施形態による半導体装置は、HEMTに適用したものである。
半絶縁性GaAs基板10上には、GaAs層より成るバッファ層11、膜厚15nmのInGaAs層より成る電子走行層12、膜厚25nmのAlGaAs層より成る電子供給層14、膜厚50nmのGaAs層より成る低抵抗層16が順に形成されている。素子領域18を画定する素子分離領域20が、低抵抗層16表面からバッファ層11に達するように形成されている。
【0018】
低抵抗層16には、電子供給層14表面に達するリセス孔22が形成されている。なお、リセス孔22は、紙面垂直方向に延在している。
ゲート電極24は、断面形状がT型であって、紙面垂直方向に延在するものであり、リセス孔22内において電子供給層14に接続されている。T型のゲート電極24の張り出し部24aは、リセス孔22を除く領域の低抵抗層16上まで延在するように形成されている。
【0019】
本実施形態では、電子供給層14上に低抵抗層16が形成されており、電子供給層14に達するリセス孔22内でT型のゲート電極24が電子供給層14に接続されているため、T型のゲート電極24の張り出し部24aの高さがリセス孔22の深さの分だけ低くなる。そして、T型のゲート電極24の張り出し部24aが、リセス孔22を除く領域の低抵抗層16上まで延在するように形成されているので、張り出し部24aの下方領域の間隙26が狭くなっている。T型のゲート電極24の張り出し部24aの下方領域の間隙26は、カバー膜28が間隙26内にまで入り込んで形成されることのないよう適宜設定することが望ましく、例えば、150nm以下とすればよい。
【0020】
低抵抗層16上には、ゲート電極24からそれぞれ離間して、ソース/ドレイン電極30が形成されている。それぞれのソース/ドレイン電極30の下方領域には、不純物が高濃度に導入されたオーミック領域32がバッファ層11に達するように形成されている。
低抵抗層16上、ソース/ドレイン電極30上、素子分離領域20上にはSiN膜34が形成されており、SiN膜34上及びリセス孔22内には更にSiN膜36が形成されている。更に、全面に、T型のゲート電極24を覆うようにSiN膜より成る保護膜38が形成されている。
【0021】
そして、T型のゲート電極24の張り出し部24aの下方領域を除く全面に、カバー膜28が形成されている。ゲート電極24の張り出し部24aの下方領域の間隙26が狭いため、カバー膜28は張り出し部24aの下方領域の間隙26内には形成されていない。
このように、本実施形態によれば、電子供給層上に低抵抗層が形成され、電子供給層に達するリセス孔内でT型のゲート電極が接続されているので、ゲート電極の張り出し部の高さがリセス孔の高さの分だけ低くなり、T型のゲート電極の張り出し部がリセス孔を除く領域の低抵抗層上まで延在するように形成されているので、張り出し部の下方領域の間隙を狭くすることができる。T型のゲート電極の張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、従ってT型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0022】
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図2乃至図6を用いて説明する。
まず、半絶縁性GaAs基板10上に、MBE(Molecular Beam Epitaxial、分子線エピタキシャル)法により、GaAs層より成るバッファ層11を形成する。
【0023】
次に、バッファ層11上に、MBE法により、膜厚15nmのInGaAs層より成る電子走行層12を形成する。
次に、電子走行層12上に、MBE法により、膜厚25nmのAlGaAs層より成る電子供給層14を形成する。
次に、MBE法により、膜厚50nmのGaAs層より成る低抵抗層16を形成する(図2(a)参照)。
【0024】
次に、g線レジストより成るレジストマスク40を形成し、この後、このレジストマスク40をマスクとして、酸素注入法により素子分離領域20を形成し、素子領域18を画定する(図2(b)参照)。
次に、素子領域18内の両側に不純物を高濃度に導入し、この後800℃〜900℃の熱処理を行うことにより、バッファ層11に達するオーミック領域32を形成する(図2(c)参照)。
【0025】
次に、全面に、g線レジストを2層にわたって塗布し、2層のgレジストより成るレジスト膜42を形成する。この後、このレジスト膜42をパターニングすることにより、ソース/ドレイン電極26の形状に開口する開口部44を形成する。この開口部44は、半絶縁性GaAs基板10から離間するに伴って、幅が徐々に狭くなるようにテーパ状に形成する。
【0026】
次に、全面に、蒸着法により、膜厚20nmのAuGe膜、膜厚300nmのAu膜を順に形成することにより、AuGe膜及びAu膜より成る導電膜30aを形成する(図3(a)参照)。
次に、リフトオフを行う。こうして、オーミック領域32上に、導電膜30aより成るソース/ドレイン電極30が形成されることとなる。
【0027】
次に、400℃、3分間の熱処理を行い、ソース/ドレイン電極30と低抵抗層16との界面近傍を合金化してオーミック接続を行う(図3(b)参照)。
次に、全面に、プラズマCVD法により、膜厚50nmのSiN膜34を形成する。このSiN膜34は、半絶縁性GaAs基板10と後工程で形成する電子線レジスト膜(図示せず)との密着性を確保するためのものである。
【0028】
次に、全面に、電子線レジストを塗布することにより、電子線レジスト膜(図示せず)を形成する。この後、電子線描画装置を用いて電子線レジスト膜をパターニングし、幅0.35μmのリセス孔22の形状に開口した開口部(図示せず)を有するレジストマスク(図示せず)を形成する。
次に、このレジストマスクをマスクとし、SF6を用いたドライエッチングにより、SiN膜34をエッチングする。
【0029】
次に、レジストマスクをマスクとし、SiCl4を用いたドライエッチングにより、低抵抗層16をエッチングする。こうして、低抵抗層14表面に達するリセス孔22が形成されることとなる(図3(c)参照)。
次に、全面に、膜厚50nmのSiN膜36を形成する。このSiN膜36は、後工程で形成する電子線レジスト膜46との密着性を確保するとともに、リセス孔22内に露出した電子供給層14が酸化しないよう保護するためのものである。
【0030】
次に、全面に、電子線レジストを塗布することにより、電子線レジスト膜46を形成する(図4(a)参照)。
次に、電子線描画装置を用い、紙面垂直方向に延在するリセス孔22の中心線に沿って、幅0.15μmのパターンを描画する。このときの電子線描画装置の設定条件は、例えばデータ長0.08μm、ドーズ量80μCとすればよい。この後、現像すると、SiN膜36表面に達する幅0.15μmのレジスト開口部47が形成されることとなる(図4(b)参照)。
【0031】
次に、全面に、g線レジストを2層に亘って塗布することにより、2層のg線レジストより成るレジスト膜50を形成する。
次に、レジスト膜50に、幅0.8μmの開口部52を形成する。この開口部52は、半絶縁性GaAs基板10から離間するに伴って徐々に幅が狭くなるようにテーパ状に形成する。
【0032】
次に、SF6を用いたドライエッチングにより、レジスト開口部47内に露出しているSiN膜36をエッチングし、電子供給層14表面に達するコンタクトホール48を形成する(図4(c)参照)。
次に、蒸着法により、全面に、膜厚500nmのアルミニウム膜24cを形成する。アルミニウム膜24cの蒸着には、例えば、抵抗加熱型の高真空蒸着装置を用いることができる(図5(a)参照)。
【0033】
次に、リフトオフを行う。こうして、T型のゲート電極24が形成されることとなる(図5(b)参照)。
次に、紫外線励起型の光CVD法により、膜厚50nmのSiN膜より成る保護膜38を形成する。原料ガスとしては、アンモニアとモノシランを用いることができる。光CVD法を用いて保護膜38を形成するので、ゲート電極24全体を覆うように全面に保護膜38が形成されることとなる。なお、保護膜38は、カバー膜28により覆われることがないゲート電極24の張り出し部24aの下方領域を保護するためのものである(図5(c)参照)。
【0034】
次に、プラズマCVD法により、膜厚200nmのSiN膜より成るカバー膜28を形成する。本実施形態では、電子供給層14上に低抵抗層16を形成し、電子供給層14に達するリセス孔22内においてT型のゲート電極24を電子走行層14に接続するので、ゲート電極24の張り出し部24aの下方領域の間隙26が狭い。プラズマCVD法を用いて形成されるカバー膜28は、ゲート電極24の張り出し部24aの下方領域の狭い間隙26には入り込んでいかず、従ってT型のゲート電極24の下方領域24aを除く全面にカバー膜28が形成されることとなる。なお、T型のゲート電極24の張り出し部24aの下方領域の間隙26は、間隙26内にカバー膜28が入り込んでいかない程度に適宜設定することが望ましく、例えば150nm以下とすればよい(図6参照)。
【0035】
このようにして表面がカバー膜28で覆われた半導体装置が製造されることとなる。
このようにして製造した半導体装置について、ゲート容量等の等価回路パラメータを測定したところ、高周波特性の劣化は認められなかった。
このように、本実施形態によれば、電子供給層上に低抵抗層を形成し、電子供給層に達するリセス孔内においてT型のゲート電極を電子走行層に接続するので、ゲート電極の張り出し部の高さがリセス孔の高さの分だけ低くなり、T型のゲート電極の張り出し部がリセス孔を除く領域の低抵抗層上まで延在するように形成されているので、張り出し部の下方領域の間隙を狭くすることができる。T型のゲート電極の張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、従ってT型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0036】
[第2実施形態]
本発明の第2実施形態による半導体装置の製造方法を図7乃至図13を用いて説明する。図7は、本実施形態による半導体装置を示す断面図である。図8乃至図12は、本実施形態による半導体装置の製造方法を示す工程断面図である。図13は、電子線レジスト膜の描画パターンを示す平面図である。図1乃至図6に示す第1実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【0037】
(半導体装置)
まず、本実施形態による半導体装置を図7を用いて説明する。
本実施形態による半導体装置は、T型のゲート電極24の張り出し部24aの両下端部に、半絶縁性GaAs基板10に向かって延在する凸部24bが形成されている点の他は第1実施形態による半導体装置と同様である。
【0038】
図7に示すように、T型のゲート電極24の張り出し部24aの両下端部には、半絶縁性GaAs基板10に向かって延在する凸部24bが形成されている。ゲート電極24の張り出し部24aの下方領域の間隙26が凸部24bにより狭くなっているため、カバー膜28はゲート電極24の張り出し部24aの下方領域の間隙26内に入り込んでいない。
【0039】
なお、ゲート電極24の張り出し部24aの両下端部の凸部24bを半絶縁性GaAs基板10に向かって延在することにより、ゲート電極24の下方領域の間隙26を狭くすることができるので、ゲート電極24の張り出し部24aの位置を凸部24bの高さの分だけ高くしても、間隙26が広がってしまうことはない。従って、ゲート電極24の張り出し部24aの位置を半絶縁性GaAs基板10から離間した位置に形成することができ、これによりゲート容量を低減することが可能となる。
【0040】
このように、本実施形態によれば、T型のゲート電極24の張り出し部24aの両下端部に、半絶縁性GaAs基板10に向かって延在する凸部24bが形成されているので、ゲート電極24の張り出し部24aの下方領域の間隙26を狭くすることができる。T型のゲート電極24の張り出し部24aの下方領域の間隙を狭くすることができるので、ゲート電極24の張り出し部24aの下方領域にカバー膜28が形成されるのが防止され、T型のゲート電極24の下方領域を除く全面にカバー膜28が形成される。T型のゲート電極24の張り出し部24aの下方領域にカバー膜28が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0041】
また、本実施形態によれば、T型のゲート電極の張り出し部に形成された凸部を半絶縁性GaAs基板に向かって延在することにより、ゲート電極の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部を半絶縁性GaAs基板から更に離間した位置に形成することができ、これによりゲート容量を低減することができる。
【0042】
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図8乃至図13を用いて説明する。
まず、図8(a)乃至図10(a)に示す本実施形態による半導体装置の製造方法は、図2(a)乃至図4(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【0043】
次に、電子線描画装置を用いて、電子線レジスト膜46に描画を行う。図13を用いて電子線レジスト膜46への描画方法を説明する。図13は、電子線レジスト膜の描画パターンを示す平面図である。
図13に示すように、紙面垂直方向に延在するリセス孔の中心線に沿って、幅0.15μmのパターン48aを描画する。このときの電子線描画装置の設定条件は、例えばデータ長0.08μm、ドーズ量80μCとすればよい。また、上記の幅0.15μmで描画された領域と平行に、幅0.1μmのパターン54aを描画する。この場合、このときの電子線描画装置の設定条件は、例えばデータ長0.06μm、ドーズ量50μCとすればよい。なお、パターン48aが延在する中心線と、パターン54aが延在する中心線とは、例えば0.2μm離間するように描画すればよい。この後、現像すると、パターン48aはドーズ量が80μCと大きいのでSiN膜に達するレジスト開口部47が形成され、パターン54aはドーズ量が50μCと小さいので例えば深さ0.1μm程度の凹部54が形成されることとなる。こうして、電子線レジスト膜46にレジスト開口部47と凹部54とが形成されることとなる(図10(b)参照)。
【0044】
この後の、図10(c)乃至図12に示す本実施形態による半導体装置の製造方法は、図4(c)乃至図6に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
このようにして製造した半導体装置について、ゲート容量等の等価回路パラメータを測定したところ、高周波特性の劣化は認められなかった。
【0045】
このように、本実施形態によれば、T型のゲート電極の張り出し部の両下端部に、下方に向かって延在する凸部を形成するので、ゲート電極の下方領域の間隙を狭くすることができる。T型のゲート電極の張り出し部の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部の下方領域にカバー膜が形成されてしまうのを防止することができ、T型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0046】
また、本実施形態によれば、T型のゲート電極の張り出し部に形成された凸部を半絶縁性GaAs基板に向かって延在することにより、ゲート電極の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部を半絶縁性GaAs基板から更に離間した位置に形成することができ、これによりゲート容量を低減することができる。
【0047】
[第3実施形態]
本発明の第3実施形態による半導体装置及びその製造方法を図14乃至図19を用いて説明する。図14は、本実施形態による半導体装置を示す断面図である。図1乃至図13に示す第1実施形態又は第2実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【0048】
(半導体装置)
まず、本実施形態による半導体装置を図14を用いて説明する。
本実施形態による半導体装置は、例としてMESFETに適用したものである。
半絶縁性GaAs基板10の表面側には、厚さ30nmのn形GaAs層より成るチャネル層58が形成されており、チャネル層58の下層には、厚さ200nmのp形GaAs層より成る反転層56が形成されている。また、素子領域18aを画定する素子分離領域20が、反転層56より深い領域まで達するように形成されている。
【0049】
ゲート電極24は、断面形状がT型であって、紙面垂直方向に延在するものであり、チャネル層58に接続されている。
T型のゲート電極24の張り出し部24aの両下端部には、半絶縁性GaAs基板10に向かって延在する凸部24bが形成されている。ゲート電極24の張り出し部24aの下方領域の間隙26が凸部24bにより狭くなっているため、カバー膜28はゲート電極24の張り出し部24aの下方領域の間隙26内に入り込んでいない。T型のゲート電極24の張り出し部24aに形成された凸部24bの下方領域の間隙26は、カバー膜28が間隙26内にまで入り込んで形成されることのないよう適宜設定することが望ましく、例えば、150nm以下とすればよい。
【0050】
チャネル層58上には、ゲート電極24からそれぞれ離間して、ソース/ドレイン電極30が形成されている。それぞれのソース/ドレイン電極30の下方領域には、不純物が高濃度に導入されたオーミック領域32が、反転層56より深い領域まで達するように形成されている。
チャネル層58上、ソース/ドレイン電極30上、素子分離領域20上にはSiN膜34が形成されており、更に、全面に、T型のゲート電極24を覆うようにSiN膜より成る保護膜38が形成されている。
【0051】
そして、T型のゲート電極24の張り出し部24aの下方領域を除く全面に、カバー膜28が形成されている。ゲート電極24の張り出し部24aの両下端部に形成された凸部24bの下方領域の間隙26が狭いため、カバー膜28は凸部24bの下方領域の間隙26には入り込んでいない。
このように、本実施形態によれば、T型のゲート電極24の張り出し部24aの両下端部に、半絶縁性GaAs基板10に向かって延在する凸部24bが形成されているので、ゲート電極24の張り出し部24aの下方領域の間隙26を狭くすることができる。T型のゲート電極24の張り出し部24aの下方領域の間隙26を狭くすることができるので、ゲート電極24の張り出し部24aの下方領域にカバー膜28が入り込んで形成されるのを防止でき、T型のゲート電極24の張り出し部24aの下方領域を除く全面にカバー膜28を形成することができる。T型のゲート電極24の張り出し部24aの下方領域にカバー膜28が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0052】
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図15乃至図19を用いて説明する。
まず、半絶縁性GaAs基板10表面から約230nmの深さまでp形不純物を導入し、この後熱処理を行うことによりp形GaAs層より成る反転層56を形成する。
【0053】
次に、半絶縁性GaAs基板10表面から約30nmの深さまでn形不純物を導入し、この後熱処理を行うことによりn形GaAs層より成るチャネル層58を形成する。こうして、厚さ200nmの反転層56と、厚さ30nmのチャネル層58とが形成されることとなる(図15(a)参照)。
この後の、図15(b)乃至図16(b)に示す本実施形態による半導体装置の製造方法は、図2(b)乃至図3(b)に示す第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【0054】
次に、第1実施形態と同様に、全面に、プラズマCVD法により、膜厚50nmのSiN膜34を形成する(図16(c)参照)。
次に、全面に、電子線レジストを塗布することにより、電子線レジスト膜46を形成する(図17(a)参照)。
次に、図10(b)及び図13に示す第2実施形態による半導体装置の製造方法と同様に、電子線描画装置を用いて、電子線レジスト膜46に描画を行う。この後、現像を行うと、電子線レジスト膜46にレジスト開口部47と凹部54とが形成されることとなる(図17(b)参照)。
【0055】
この後の、図17(c)乃至図19に示す本実施形態による半導体装置の製造方法は、図4(c)乃至図6に示す第1実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
このようにして製造した半導体装置について、ゲート容量等の等価回路パラメータを測定したところ、高周波特性の劣化は認められなかった。
【0056】
このように、本実施形態によれば、T型のゲート電極の張り出し部の両下端部に、下方に向かって延在する凸部を形成するので、ゲート電極の張り出し部の下方領域の間隙を狭くすることができる。T型のゲート電極の張り出し部の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部の下方領域にカバー膜が形成されてしまうのを防止することができ、T型のゲート電極の張り出し部の下方領域を除く全面にカバー膜を形成することができる。従って、T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができる。このように、MESFETに適用した場合であっても、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0057】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第1又は第2実施形態ではHEMTに適用した場合を例として説明したが、適用する対象はHEMTに限定されるものではなく、半導体素子を水分等から保護することが必要な半導体装置であればあらゆる半導体装置に適用することができる。
【0058】
また、第3実施形態ではMESFETに適用した場合を例として説明したが、適用する対象はMESFETに限定されるものではなく、半導体素子を水分等から保護することが必要な半導体装置であればあらゆる半導体装置に適用することができ、例えばHEMT等に適用してもよい。
また、第1乃至第3実施形態では、プラズマCVD法によりカバー膜を形成したが、カバー膜の形成方法は、ゲート電極の張り出し部の下方領域の間隙に入り込まないように形成することができる形成方法であればいかなる形成方法でも良く、例えばスパッタ法、熱CVD法、蒸着法、スピンコート法等によりカバー膜を形成してもよい。
【0059】
また、第1乃至第3実施形態では、紫外線励起型の光CVD法により保護膜を形成したが、保護膜の形成方法は紫外線励起型の光CVD法に限定されるものではない。
また、第2及び第3実施形態では、ドーズ量を制御してパターン48a、54aを描画することにより、深さの異なるレジスト開口部47や凹部54を形成したが、深さの異なるレジスト開口部47や凹部54を形成できるのであればいかなる描画方法を用いてもよく、例えば、照射する電子線の加速電圧を制御してパターン48a、54aを描画することにより、深さの異なるレジスト開口部47や凹部54を形成してもよい。
【0060】
また、第1乃至第3実施形態では、ゲート電極の張り出し部の下方領域の間隙は150nm以下としたが、150nm以下に必ずしも限定されるものではなく、カバー膜が入り込むことがないよう間隙を適宜設定すればよい。
また、第1乃至第3実施形態では、半導体素子がカバー膜により保護された半導体装置及びその製造方法を示したが、更に全体を樹脂層や絶縁層で封止することにより、更に水分等から保護するようにしてもよい。
【0061】
また、第1乃至第3実施形態では、不純物を導入することによりオーミック領域を形成したが、オーミック領域は不純物を導入して形成することに限定されるものではなく、例えば、ソース/ドレイン電極を形成した後、熱処理を行うことにより、ソース/ドレイン電極のAuやGe等を拡散してオーミック領域を形成してもよい。
【0062】
【発明の効果】
以上の通り、本発明によれば、電子供給層上に低抵抗層を形成し、電子供給層に達するリセス孔内においてT型のゲート電極を電子走行層に接続するので、ゲート電極の張り出し部の高さがリセス孔の高さの分だけ低くなり、T型のゲート電極の張り出し部がリセス孔を除く領域の低抵抗層上まで延在するように形成されているので、張り出し部の下方領域の間隙を狭くすることができる。T型のゲート電極の張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、従ってT型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0063】
また、本発明によれば、T型のゲート電極の張り出し部の両下端部に、下方に向かって延在する凸部を形成するので、ゲート電極の下方領域の間隙を狭くすることができる。T型のゲート電極の張り出し部の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部の下方領域にカバー膜が形成されてしまうのを防止することができ、T型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。T型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【0064】
また、本発明によれば、T型のゲート電極の張り出し部に形成された凸部を半絶縁性GaAs基板に向かって延在することにより、ゲート電極の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部を半絶縁性GaAs基板から更に離間した位置に形成することができ、これによりゲート容量を低減することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の断面図である。
【図2】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図5】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図6】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図7】本発明の第2実施形態による半導体装置の断面図である。
【図8】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図9】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図10】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図11】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図12】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図13】電子線レジスト膜の描画パターンを示す平面図である。
【図14】本発明の第3実施形態による半導体装置の断面図である。
【図15】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図16】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図17】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図18】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図19】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図20】従来の半導体装置を示す断面図である。
【符号の説明】
10…半絶縁性GaAs基板
11…バッファ層
12…電子走行層
14…電子供給層
16…低抵抗層
18…素子領域
18a…素子領域
20…素子分離領域
22…リセス孔
24…ゲート電極
24a…張り出し部
24b…凸部
24c…アルミニウム膜
26…間隙
28…カバー膜
30…ソース/ドレイン電極
30a…導電膜
32…オーミック領域
34…SiN膜
36…SiN膜
38…保護膜
40…レジストマスク
42…レジスト膜
44…開口部
46…電子線レジスト膜
47…レジスト開口部
48…コンタクトホール
48a…パターン
50…レジスト膜
52…開口部
54…凹部
54a…パターン
56…反転層
58…チャネル層
110…半絶縁性GaAs基板
111…バッファ層
112…電子走行層
114…電子供給層
118…素子領域
120…素子分離領域
124…ゲート電極
124a…張り出し部
126…間隙
130…ソース/ドレイン電極
132…オーミック領域
134…SiN膜
148…コンタクトホール
Claims (7)
- 素子層が形成された下地基板上に、第1のレジスト膜を形成する第1レジスト膜形成工程と、
前記第1のレジスト膜の第1の領域に、前記素子層に達する第1の開口部を形成する第1開口部形成工程と、
前記第1の開口部が形成された前記第1のレジスト膜上に、第2のレジスト膜を形成する第2レジスト膜形成工程と、
前記第2のレジスト膜の、前記第1の領域の上方領域を含む第2の領域に、前記第1の開口部より大きい形状の第2の開口部を形成する第2開口部形成工程と、
前記第1の開口部内及び前記第2の開口部内に、張り出し部を有するT型のゲート電極を、前記張り出し部の下方領域に間隙が生じるように形成するゲート電極形成工程と、
前記ゲート電極を覆うカバー膜を、前記張り出し部の前記下方領域に間隙が生じるように形成するカバー膜形成工程とを有し、
前記第1開口部形成工程では、前記第1のレジスト膜に、前記第1の開口部から離間する凹部を更に形成し、
前記第2開口部形成工程では、前記凹部の上方領域を含む領域に前記第2の開口部を形成し、
前記ゲート電極形成工程では、前記第1の開口部内及び前記第2の開口部内に金属膜を形成した後、前記第1のレジスト膜及び前記第2のレジスト膜を除去することにより、前記金属膜より成る前記ゲート電極の前記張り出し部の前記下方領域に前記間隙を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記ゲート電極形成工程後、前記カバー膜形成工程前に、前記ゲート電極を覆う保護膜を形成する保護膜形成工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記第1のレジスト膜形成工程前に、前記素子層上に低抵抗層を形成する低抵抗層形成工程と、前記第1の開口部より大きく前記第2の開口部より小さい形状の第3の開口部を、前記素子層に達するように形成する第3開口部形成工程とを更に有し、
前記第1開口部形成工程では、前記第3の開口部内で前記素子層に達する前記第1の開口部を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、
前記レジスト膜形成工程では、電子線レジストより成る前記第1のレジスト膜を形成し、
前記第1開口部形成工程では、電子線描画を用いて、前記第1の開口部及び前記凹部を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記第1開口部形成工程では、第1のドーズ量で電子線を照射して前記第1の開口部を形成し、前記第1のドーズ量より少ない第2のドーズ量で電子線を照射して前記凹部を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記第1開口部形成工程では、第1の加速電圧で加速した電子線を照射して前記第1の開口部を形成し、前記第1の加速電圧より低い第2の加速電圧で加速した電子線を照射して前記凹部を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記カバー膜形成工程では、プラズマCVD法により前記カバー膜を形成し、
前記保護膜形成工程では、光CVD法により前記保護膜を形成する
ことを特徴とする半導体装置の製造方法。
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