KR100226861B1 - 티(t)형 게이트 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 239000007769 metal material Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims abstract 15
- 238000005530 etching Methods 0.000 claims abstract 3
- 238000005468 ion implantation Methods 0.000 claims abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 40
- 229920003229 poly(methyl methacrylate) Polymers 0.000 claims description 10
- 239000004926 polymethyl methacrylate Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 12
- 238000010894 electron beam technology Methods 0.000 description 11
- 239000002184 metal Substances 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- -1 silicon ions Chemical class 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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Abstract
메스펫(MESFET) 및 헴트(HEMT)의 티형 게이트 제조방법에 관한 것으로, 반절연성 기판상에 에피성장층을 형성하는 스텝과, 에피성장층의 소정영역을 메사식각하는 스텝과, 에피성장층에 이온주입하고 이온주입영역상에 소오스 전극 및 드레인 전극을 형성하는 스텝과, 에피성장층 전면에 제 1 마스크 물질을 형성하고 제 1 폭으로 패터닝하여 소오스 전극과 드레인 전극 사이의 에피성장층을 노출시키는 스텝과, 노출된 에피성장층을 일정깊이로 제거하고 남아있는 제 1 마스크 물질을 제거하는 스텝과, 에피성장층 전면에 제 2 마스크 물질을 형성하고 제 2 폭으로 패터닝하여 일정깊이로 제거된 에피성장층을 노출시키는 스텝과, 제 2 마스크 물질을 포함한 노출된 에피성장층 전면에 금속물질을 형성하고 제 2 마스크 물질을 리프트 오프하여 티형 게이트 전극을 형성하는 스텝을 구비함으로써, 공정이 용이하고 공정가가 낮아지며 스루-풋(through-put)이 향상된다.
Description
본 발명은 티(T)형 게이트에 관한 것으로, 특히 메스펫(MESFET) 및 헴트(HEMT)의 티형 게이트 제조방법에 관한 것이다.
최근, GaAs 메스펫의 응용범위 중에서 저잡음 앰프(Low Noise Amp)에 관한 수요가 급증하고 있다.
이 저잡음 앰프는 고주파 저잡음 특성이 향상되어야 하는데, 이 특성을 향상시키기 위해서는 메스펫의 게이트 길이(gate length)가 서브마이크론(submicron)으로 줄어야 한다.
그러나, 게이트 길이가 줄면 상대적으로 게이트 메탈의 저항이 증가하기 때문에 티(T)자 형태의 게이트나 버섯 모양의 게이트가 필수적으로 사용되고 있다.
이와 같은 티형 게이트나 버섯형 게이트를 제조하는 방법으로는 전자-빔(E-beam)을 이용하는 방법과 깊은 자외선(Deep Ultraviolet)을 이용하는 방법이 있다.
전자빔을 이용한 방법은 일반적으로 이중층의 포토레지스트를 사용하는데 전자빔의 조사 횟수에 따라 3가지 방법으로 나눌 수 있다.
도 1은 전자빔을 이용한 티형 게이트 제조공정을 보여주는 도면으로서, 도 1에 도시된 바와 같이, GaAs 기판(1)상에 감도가 다른 제 1, 제 2 포토레지스트(2,3)를 형성하고, 제 1 포토레지스트(2)에 아주 정교하게 포커싱(focusing)하여 첫 번째 전자빔(4)을 조사함으로써 제 1 포토레지스트(2)를 노출(expose)시킨다.
그리고, 두 번째 전자빔(5)을 1회 조사방법, 2회 조사방법, 3회 조사방법 중 어느 하나의 방법을 사용하여 제 2 포토레지스트(3)에 두 번째 전자빔(5)을 조사함으로써 제 2 포토레지스트(3)을 노출시킨다.
이때, 두 번째 전자빔(5)을 여러 횟수로 조사하는 이유는 노출된 포토레지스트를 현상(develop)할 때, 게이트 길이를 결정하는 첫 번째 전자빔(4)에 의해 노출된 제 1 포토레지스트(2)에 영향을 미치지 않게 함으로써 게이트 길이를 정확하게 제어할 수 있기 때문이다.
즉, 두 번째 전자빔(5)을 1회로 하는 경우, 현상시 제 2 포토레지스트(3)가 많은 양이 현상되므로 게이트 길이를 결정하는 제 1 포토레지스트(2)에 영향을 미치기 때문이다.
이어, 노출된 제 1, 제 2 포토레지스트(2,3)를 현상한 후, 기판(1)을 리세스 식각하고, 게이트 금속(6)을 증착하여 티형 게이트(6a)를 제작한다.
한편, 깊은 자외선을 이용하는 방법은 양산을 고려하여 감도가 각기 다른 3중층의 포토레지스트를 사용한다.
도 2는 깊은 자외선을 이용한 티형 게이트 제조공정을 보여주는 도면으로서, 도 2에 도시된 바와 같이, GaAs 기판(11)상에 감도가 각기 다른 제 1, 제 2, 제 3 포토레지스트(12,13,14)를 형성하고, 게이트 마스크(15)를 사용하여 깊은 자외선(16)을 제 1, 제 2, 제 3 포토레지스트(12,13,14)에 조사하여 노출시킨다.
그리고, 노출된 제 1, 제 2, 제 3 포토레지스트(12,13,14)를 현상한 후, 게이트 금속(17)을 증착하여 티형 게이트(17a)를 제작한다.
종래 기술에 따른 티형 게이트 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 2중층 내지 3중층의 포토레지스트를 사용하기 때문에 많은 공정시간이 소요된다.
둘째, 매우 정교한 제어가 필요하므로 균일성 측면에서 많은 문제점이 발생한다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 공정이 용이하고 수율이 향상된 티형 게이트 제조방법을 제공하는데 그 목적이 있다.
도 1은 전자빔을 이용한 티형 게이트 제조공정을 보여주는 도면
도 2는 깊은 자외선을 이용한 티형 게이트 제조공정을 보여주는 도면
도 3a 내지 도 3e는 본 발명 제 1 실시예에 따른 티형 게이트의 제조공정을 보여주는 공정단면도
도 4a 내지 도 4f는 본 발명 제 2 실시예에 따른 티형 게이트의 제조공정을 보여주는 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 버퍼층
23 : 활성층 24 : 이종접합층
25 : 소오스 전극 26 : 드레인 전극
27 : PMMA 포토레지스트 28 : 아이-라인 포토레지스트
29 : 게이트 금속물질 29a : 티형 게이트
본 발명에 따른 티형 게이트 제조방법은 반절연성 기판상에 형성된 에피성장층상에 소오스 전극 및 드레인 전극을 형성한 후, 에피성장층 전면에 PMMA 포토레지스트를 형성하고 제 1 폭만큼 패터닝하여 소오스 전극과 드레인 전극 사이의 에피성장층을 노출시키며, 노출된 에피성장층을 일정깊이로 제거하고 남아있는 PMMA 포토레지스트를 제거한 다음, 에피성장층 전면에 아이-라인 포토레지스트를 형성하고 제 2 폭만큼 패터닝하여 일정깊이로 제거된 에피성장층을 노출시키고, 아이-라인 포토레지스트를 포함한 노출된 에피성장층 전면에 금속물질을 형성한 후, 아이-라인 포토레지스트를 리프트 오프하여 티형 게이트 전극을 형성하는데 그 특징이 있다.
상기와 같은 특징을 갖는 티형 게이트 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명 제 1 실시예에 따른 티형 게이트의 제조공정을 보여주는 공정단면도로서, 도 3a에 도시된 바와 같이, 반절연성 GaAs 기판(21)상에 언도프트(undoped) GaAs 버퍼층(22), n-GaAs 활성층(23), 언도프트 이종접합층(24)을 순차적으로 에피성장(epi-growth) 시키고, 소자간의 격리를 위해 에피성장된 언도프트 이종접합층(24)과 n-GaAs 활성층(23) 및 언도프트 GaAs 버퍼층(22)을 일정 깊이로 메사 식각(mesa etching)한다.
이어, 도 3b에 도시된 바와 같이, 언도프트 이종접합층(24)의 소정영역을 식각하여 n-GaAs 활성층(23)을 노출시키고, 노출된 n-GaAs 활성층(23)에 실리콘 이온을 주입하여 열처리한 후, 실리콘 이온이 주입된 n-GaAs 활성층(23)상에 소오스 전극(25) 및 드레인 전극(26)을 형성한다.
그리고, 도 3c에 도시된 바와 같이, 소오스 전극(25) 및 드레인 전극(26)을 포함한 기판(21) 전면에 PMMA(Poly-(Methyl Methacrylate)) 포토레지스트(27)를 약 0.2㎛로 형성하고, PMMA 포토레지스트(27)를 제 1 폭만큼 패터닝하여 언도프트 이종접합층(24)을 노출시킨 후, 제 1 폭만큼 패터닝된 PMMA 포토레지스트(27)을 마스크로 노출된 언도프트 이종접합층(24)을 식각한다.
이때, 제 1 폭은 후공정에 형성될 티(T)형 게이트의 길이를 결정한다.
이어, 도 3d에 도시된 바와 같이, 남아있는 PMMA 포토레지스트(27)를 제거한 후, 기판(21) 전면에 아이-라인(i-line) 포토레지스트(28)를 약 1㎛로 형성하고 제 2 폭만큼 패터닝하여 제 1 폭만큼 식각된 이종접합층(24)의 소정영역을 노출시킨다.
이때, 제 2 폭은 후공정에 형성될 티형 게이트의 윙(wing)을 결정하는 길이로서, 제 1 폭보다 더 넓게 패터닝한다.
그리고, 아이-라인 포토레지스트(28)를 포함한 노출된 이종접합층(24) 전면에 게이트 금속물질(29)을 형성한 다음, 도 3e에 도시된 바와 같이, 아이-라인 포토레지스트(28)를 리프트 오프(lift-off)하여 티형 게이트(29a)를 형성한다.
도 4a 내지 도 4f는 본 발명 제 2 실시예에 따른 티형 게이트의 제조공정을 보여주는 공정단면도로서, 도 4a 내지 도 4c는 본 발명 제 1 실시예의 도 3a 내지 도 3c와 제조공정이 동일하므로 설명을 생략하기로 한다.
도 4d에 도시된 바와 같이, PMMA 포토레지스트를 제거한 후, 기판(21) 전면에 아이-라인(i-line) 포토레지스트(28)를 약 1㎛로 형성하고 제 2 폭만큼 패터닝하여 제 1 폭만큼 식각된 이종접합층(24)의 소정영역을 노출시킨다.
그리고, 제 1 폭만큼 식각된 이종접합층(24) 하부의 n-GaAs 활성층(23)을 일정깊이로 리세스(recess) 식각한다.
이어, 도 4e에 도시된 바와 같이, 아이-라인 포토레지스트(28)를 포함한 노출된 이종접합층(24) 전면에 게이트 금속물질(29)을 형성한 다음, 도 4f에 도시된 바와 같이, 아이-라인 포토레지스트(28)를 리프트 오프(lift-off)하여 티형 게이트(29a)를 형성한다.
본 발명에 따른 티형 게이트 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 티형 게이트의 길이를 결정하는 포토레지스트 작업과 티형 게이트의 윙을 결정하는 포토레지스트 작업을 분리하여 티형 게이트를 제작함으로써, 공정이 용이하고 공정가가 낮아지며 스루-풋(through-put)이 향상된다.
둘째, 아이-라인 포토레지스트를 사용하여 게이트 금속을 증착하므로, 열에 의해 포토레지스트가 들뜨는 현상을 방지하여 균일성이 향상된다.
셋째, 소오스 및 드레인 전극을 향상시키고 브레이크다운 전압(breakdown voltage)을 증가시킬 수 있다.
Claims (5)
- 반절연성 기판상에 에피성장층을 형성하는 제 1 스텝; 상기 에피성장층의 소정영역을 메사식각하는 제 2 스텝; 상기 에피성장층에 이온주입하고 상기 이온주입영역상에 소오스 전극 및 드레인 전극을 형성하는 제 3 스텝; 상기 에피성장층 전면에 제 1 마스크 물질을 형성하고 제 1 폭만큼 패터닝하여 상기 소오스 전극과 드레인 전극 사이의 에피성장층을 노출시키는 제 4 스텝; 상기 노출된 에피성장층을 일정깊이로 제거하고 남아있는 제 1 마스크 물질을 제거하는 제 5 스텝; 상기 에피성장층 전면에 제 2 마스크 물질을 형성하고 제 2 폭만큼 패터닝하여 상기 일정깊이로 제거된 에피성장층을 노출시키는 제 6 스텝; 상기 제 2 마스크 물질을 포함한 노출된 에피성장층 전면에 금속물질을 형성하고 상기 제 2 마스크 물질을 리프트 오프하여 티형 게이트 전극을 형성하는 제 7 스텝을 구비함을 특징으로 하는 티형 게이트 제조방법.
- 제 1 항에 있어서, 상기 제 1 마스크 물질은 PMMA(Poly-(Methyl Methacrylate)) 포토레지스트임을 특징으로 하는 티형 게이트 제조방법.
- 제 1 항에 있어서, 상기 제 2 마스크 물질은 아이-라인(i-line) 포토레지스트임을 특징으로 하는 티형 게이트 제조방법.
- 제 1 항에 있어서, 상기 제 4 스텝의 제 1 폭은 상기 제 6 스텝의 제 2 폭 보다 좁게 패터닝함을 특징으로 하는 티형 게이트 제조방법.
- 제 1 항에 있어서, 상기 제 2 마스크 물질을 제 2 폭만큼 패터닝하여 일정깊이로 제거된 에피성장층을 노출시키는 제 6 스텝은상기 일정깊이로 제거된 에피성장층을 리세스 식각하는 스텝을 더 포함함을 특징으로 하는 티형 게이트 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970008114A KR100226861B1 (ko) | 1997-03-11 | 1997-03-11 | 티(t)형 게이트 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970008114A KR100226861B1 (ko) | 1997-03-11 | 1997-03-11 | 티(t)형 게이트 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980073049A KR19980073049A (ko) | 1998-11-05 |
| KR100226861B1 true KR100226861B1 (ko) | 1999-10-15 |
Family
ID=19499359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970008114A KR100226861B1 (ko) | 1997-03-11 | 1997-03-11 | 티(t)형 게이트 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226861B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101064727B1 (ko) | 2008-11-24 | 2011-09-16 | 한국전자통신연구원 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101015335B1 (ko) * | 2003-12-29 | 2011-02-15 | 엘지디스플레이 주식회사 | ２마스크를 이용한 액정표시소자 제조방법 |
| KR20130085224A (ko) | 2012-01-19 | 2013-07-29 | 한국전자통신연구원 | 고 전자이동도 트랜지스터 및 그 제조 방법 |
-
1997
- 1997-03-11 KR KR1019970008114A patent/KR100226861B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101064727B1 (ko) | 2008-11-24 | 2011-09-16 | 한국전자통신연구원 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980073049A (ko) | 1998-11-05 |
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| E701 | Decision to grant or registration of patent right | ||
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