JPS60253277A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS60253277A JPS60253277A JP10847384A JP10847384A JPS60253277A JP S60253277 A JPS60253277 A JP S60253277A JP 10847384 A JP10847384 A JP 10847384A JP 10847384 A JP10847384 A JP 10847384A JP S60253277 A JPS60253277 A JP S60253277A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000002184 metal Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体素子の製造方法に関し、特にリセス構造
のショットキゲート電界効果トランジスタ（以下ＭＥＳ
ＦＥＴという）の製造方法に関する。
のショットキゲート電界効果トランジスタ（以下ＭＥＳ
ＦＥＴという）の製造方法に関する。
（技術的背景）
リセス構造のＭＥＳＦＥＴは、例えば特公昭４８−５６
３６号公報や電子通信学会技術研究報告書（電子デバイ
ス研究会）ＥＤ−８３−１０４において開示されている
が、そこではセルフアライメント的に製造する方法は開
示されていない。また、特公昭４９−３５０２６号公報
で開示されている製造方法では、セルフアライメント的
に、リセス構造のＭＥＳＦＥＴが得られるが、多層エピ
タキシャルによっており、ソース領域及びドレイン領域
の形成に特殊な工程を必要とする。また、そこでは旧５
ＦＥＴのしきい値電圧がリセスエッチ量に依存するため
再現性に多少の難点があり、また、比較的大きな寄生抵
抗が予想される。
３６号公報や電子通信学会技術研究報告書（電子デバイ
ス研究会）ＥＤ−８３−１０４において開示されている
が、そこではセルフアライメント的に製造する方法は開
示されていない。また、特公昭４９−３５０２６号公報
で開示されている製造方法では、セルフアライメント的
に、リセス構造のＭＥＳＦＥＴが得られるが、多層エピ
タキシャルによっており、ソース領域及びドレイン領域
の形成に特殊な工程を必要とする。また、そこでは旧５
ＦＥＴのしきい値電圧がリセスエッチ量に依存するため
再現性に多少の難点があり、また、比較的大きな寄生抵
抗が予想される。
（発明の目的）
本発明の目的は寄生抵抗が小さく、且つショートチャン
ネル効果の少々いリセス構造のＭＥＳＦＥＴをセルフア
ライメント的に製造する方法を提供することにあり、ま
た半導体基体をリセスエッチしたのちイオン注入によっ
てチャンネル領域を形成することによって、しきい値電
圧の再現性を改善することにある。
ネル効果の少々いリセス構造のＭＥＳＦＥＴをセルフア
ライメント的に製造する方法を提供することにあり、ま
た半導体基体をリセスエッチしたのちイオン注入によっ
てチャンネル領域を形成することによって、しきい値電
圧の再現性を改善することにある。
（発明の概要）
本発明においては、まず、ダート・ソターン体をマスク
として半導体基体中にソース及びドレイン領域を形成す
る。次いで、レジストを全面に塗布シ、ソノ後ダート・
母ターン体を除去することによって、ダートパターンが
反転転写されたノｅターンすなわちダート対応部が開口
したレジストパターン体を形成する。この場合、ダート
・クターン体を十分厚く形成しておけば、その反転転写
パターンが得られるが、後述の実施例の如く、ダートパ
ターン体として表層が金属で下層がサイドエッチに適し
た材質を用いた２層、あるいは金属１層のダートパター
ン体を用いれば、ケ゛−ト・やターン体は比較的薄くて
もよい。
として半導体基体中にソース及びドレイン領域を形成す
る。次いで、レジストを全面に塗布シ、ソノ後ダート・
母ターン体を除去することによって、ダートパターンが
反転転写されたノｅターンすなわちダート対応部が開口
したレジストパターン体を形成する。この場合、ダート
・クターン体を十分厚く形成しておけば、その反転転写
パターンが得られるが、後述の実施例の如く、ダートパ
ターン体として表層が金属で下層がサイドエッチに適し
た材質を用いた２層、あるいは金属１層のダートパター
ン体を用いれば、ケ゛−ト・やターン体は比較的薄くて
もよい。
本発明では、こうして形成されたレジス） ノ９ターン
体をマスクとして、リセスエッチし、チャンネル領域形
成のためのイオン注入を行い、ケ９−ト金属を被着する
ことによって、セルファライン的にＭＥＳＦＥＴを形成
することができる。この場合、チャンネル領域がソース
・ドレイン領域の底部にくるようにイオン注入を行うこ
とによって、ショートチャンネル効果の少ないＭＥＳＦ
ＥＴを得ることができる。
体をマスクとして、リセスエッチし、チャンネル領域形
成のためのイオン注入を行い、ケ９−ト金属を被着する
ことによって、セルファライン的にＭＥＳＦＥＴを形成
することができる。この場合、チャンネル領域がソース
・ドレイン領域の底部にくるようにイオン注入を行うこ
とによって、ショートチャンネル効果の少ないＭＥＳＦ
ＥＴを得ることができる。
また、チャンネル領域、ソース及びドレイン領域のイオ
ン注入後のアニールは比較的高い温度で一度に行っても
よいが、ソース及びドレイン領域をイオン注入により形
成したのち比較的高い温度でアニールしその後チャンネ
ル領域をイオン注入により形成したのち比較的低い温度
でアニールすれば、チャンネル領域に注入されたイオン
が拡散せずチャンネル領域を均一に再現性よく形成する
ことができる。
ン注入後のアニールは比較的高い温度で一度に行っても
よいが、ソース及びドレイン領域をイオン注入により形
成したのち比較的高い温度でアニールしその後チャンネ
ル領域をイオン注入により形成したのち比較的低い温度
でアニールすれば、チャンネル領域に注入されたイオン
が拡散せずチャンネル領域を均一に再現性よく形成する
ことができる。
（実施例）
第１図〜第４図は本発明の実施例を示す工程断面図であ
り、以下図面に沿って説明する。
り、以下図面に沿って説明する。
まず第１図に示す様にＧａＡｓ半導体基板１上にＣＶＤ
法によりシリコン酸化膜２を１００ＯＸ程度成長し、続
いてリフトオフ法を用いてゲート部にニッケルの金属パ
ターン３を形成し、この金属ノｅターン３をマスクとし
てシリコン酸化膜２のエツチング及び２００ＯＸ程度以
下のサイドエツチングを行い、この金属パターン３をマ
スクとしてシリコンのイオン注入によりソース領域４及
びドレイン領域５を形成する。なお、このとき通常の方
法により素子外領域に図示しないレジストマスクを形成
しイオン注入を行う。
法によりシリコン酸化膜２を１００ＯＸ程度成長し、続
いてリフトオフ法を用いてゲート部にニッケルの金属パ
ターン３を形成し、この金属ノｅターン３をマスクとし
てシリコン酸化膜２のエツチング及び２００ＯＸ程度以
下のサイドエツチングを行い、この金属パターン３をマ
スクとしてシリコンのイオン注入によりソース領域４及
びドレイン領域５を形成する。なお、このとき通常の方
法により素子外領域に図示しないレジストマスクを形成
しイオン注入を行う。
次に第２図に示す様に、ポジ形のホトレジスト６を塗布
すると、レジストの流動性のためゲート部の金属パター
ン３上のレジスト部分７の厚さは他の部分の厚さの１／
／２〜１／４程度となＱｌここで露光を行うと光は、金
属・やターンで強く反射するため、金属メソターン３上
のレジスト部分７は特に（５） 強く露光されることになる。
すると、レジストの流動性のためゲート部の金属パター
ン３上のレジスト部分７の厚さは他の部分の厚さの１／
／２〜１／４程度となＱｌここで露光を行うと光は、金
属・やターンで強く反射するため、金属メソターン３上
のレジスト部分７は特に（５） 強く露光されることになる。
次に弱く現像を行うとレジスト部分７が溶解し金属・ぐ
ターン３０表面が露出する。ここで金属・母ターン３及
びシリコン酸化膜２を連続的に除去することによシ第３
図に示す様にレジストの開口８を形成する。次にこのレ
ジストの穴８を有するレジスト６をマスクとして基板１
のエツチング及びシリコンのイオン注入によりチャンネ
ル領域９を形成する。
ターン３０表面が露出する。ここで金属・母ターン３及
びシリコン酸化膜２を連続的に除去することによシ第３
図に示す様にレジストの開口８を形成する。次にこのレ
ジストの穴８を有するレジスト６をマスクとして基板１
のエツチング及びシリコンのイオン注入によりチャンネ
ル領域９を形成する。
次にレジスト６によって耐熱性ダートのリフトオフを行
い耐熱性ゲート１ｏを形成し、アニールによりイオン注
入層の活性化を行った後、ＡｕＧｅのリフトオフ及びシ
ンターを行ってオーミック接触をなすソース及びドレイ
ン電極１１．１２を形成し第４図に示す構成の■ＳＦ’
ＥＴを得る。
い耐熱性ゲート１ｏを形成し、アニールによりイオン注
入層の活性化を行った後、ＡｕＧｅのリフトオフ及びシ
ンターを行ってオーミック接触をなすソース及びドレイ
ン電極１１．１２を形成し第４図に示す構成の■ＳＦ’
ＥＴを得る。
尚、ソース及びドレイン領域４，５は注入エネルギ２０
０ ｋｅＶでイオン注入して形成し、基板１のエツチン
グ深さを２０００又とし、チャンネル領域９は注入エネ
ルギ６０ ｋｅＶでイオン注入して形成することによシ
ソース及びドレイン領域４，５（６） の底面とチャンネル領域９の底面とを略一致することが
できる。
０ ｋｅＶでイオン注入して形成し、基板１のエツチン
グ深さを２０００又とし、チャンネル領域９は注入エネ
ルギ６０ ｋｅＶでイオン注入して形成することによシ
ソース及びドレイン領域４，５（６） の底面とチャンネル領域９の底面とを略一致することが
できる。
（発明の効果）
以上説明したように、本発明によれば、チャンネル領域
が半導体基板のりセスエッチ部に形成されているので半
導体基板の表面電位の影響を受けずＭＥＳＦＥＴ動作が
安定になる利点がある。又ソースドレイン領域が深く形
成されているにも拘らず、ソースドレイン領域の底面と
チャンネル領域の底面が一致しているので、チャンネル
領域を通らずにソース及びドレイン領域間を流れる電流
が生じ難く、この為ショートチャンネル効果が小さいＭ
ＥＳＦＥＴを形成することができる。
が半導体基板のりセスエッチ部に形成されているので半
導体基板の表面電位の影響を受けずＭＥＳＦＥＴ動作が
安定になる利点がある。又ソースドレイン領域が深く形
成されているにも拘らず、ソースドレイン領域の底面と
チャンネル領域の底面が一致しているので、チャンネル
領域を通らずにソース及びドレイン領域間を流れる電流
が生じ難く、この為ショートチャンネル効果が小さいＭ
ＥＳＦＥＴを形成することができる。
又、リセスエッチング後イオン注入によるチャンネル形
成を行っている為、リセスエッチング深さによりＭＥＳ
ＦＥＴのしきい値電圧が決定されることがなく、均一で
再現性が良いしきい値電圧を得ることができる。
成を行っている為、リセスエッチング深さによりＭＥＳ
ＦＥＴのしきい値電圧が決定されることがなく、均一で
再現性が良いしきい値電圧を得ることができる。
第１図〜第４図は本発明の実施例を示す工程断面図であ
る。 １・・・ＧａＡｓ基板、２・・・シリコン酸化膜、３・
・・金属Ａｐ−ン、４・・・ソース領域、５°“、 ト
ｖ イン領域、６・・・レジスト、７・・・レジスト部
分、８・・・開口、９・・・チャンネル領域、１０・・
・ケゝ−ト電極、１１・・・ソース電極、１２・・・ド
レイン電極。 特許出願人 沖電気工業株式会社
る。 １・・・ＧａＡｓ基板、２・・・シリコン酸化膜、３・
・・金属Ａｐ−ン、４・・・ソース領域、５°“、 ト
ｖ イン領域、６・・・レジスト、７・・・レジスト部
分、８・・・開口、９・・・チャンネル領域、１０・・
・ケゝ−ト電極、１１・・・ソース電極、１２・・・ド
レイン電極。 特許出願人 沖電気工業株式会社
Claims (1)
- 半導体基体上に形成したダートパターン体をマスクとし
てイオン注入を行って該半導体基体にソース領域とドレ
イン領域とを形成する工程と、全面にレジストを塗布し
たのち、前記グートノやターン体を除去することによっ
て前記ケゞ−トノやターンが反転転写された・ぞターン
を有するレジス） ／＃ ターン体を形成する工程と、
当該レジスト・母ターン体をマスクとして半導体基体を
エツチングする工程と、前記レジストパターン体をマス
クとしてイオン注入を行ってチャンネル領域を形成する
工程と、前記レジストパターン体ススクとしてダート金
属を被着させ、その後前記レジスト・母ターンを除去す
ることによってケ９−ト電極を形成する工程と、次に前
記ソース領域及びドレイン領域にオーミック電極を形成
する工程とを備えることを特徴とする半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10847384A JPS60253277A (ja) | 1984-05-30 | 1984-05-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10847384A JPS60253277A (ja) | 1984-05-30 | 1984-05-30 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253277A true JPS60253277A (ja) | 1985-12-13 |
Family
ID=14485643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10847384A Pending JPS60253277A (ja) | 1984-05-30 | 1984-05-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253277A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS63224369A (ja) * | 1987-03-13 | 1988-09-19 | Sharp Corp | 電界効果型半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814577A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS5852880A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS58145158A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS6070772A (ja) * | 1983-09-26 | 1985-04-22 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1984
- 1984-05-30 JP JP10847384A patent/JPS60253277A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814577A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS5852880A (ja) * | 1981-09-25 | 1983-03-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS58145158A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS6070772A (ja) * | 1983-09-26 | 1985-04-22 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS63224369A (ja) * | 1987-03-13 | 1988-09-19 | Sharp Corp | 電界効果型半導体装置の製造方法 |
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