JPS5814577A - 電界効果型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電界効果型半導体装置の製造方法に関し、特
に砒化ガリウム（ＧａＡｓ）から参る半導体層を活性層
とするシ冒ットキーパリア瀝電界効果トランジスタの製
造方法に関する。

砒化ガリウムからなる半導体層を活性層とするシ璽ット
キーパリア溢電界効果トランジスタ（以下Ｇａムｇ＋Ｆ
ＥＴと称する）は、高周波、高出方用半導体装置として
ますます利用されつつある。

そして、かかるＧａＡｓＦＥＴ０高局波化のための一つ
の手段として、ゲート電極が配置されるＧａＡｓ活性層
部分をソース電極、ドレイン電極が配置されるＧａＡ１
甜眉部分を薄くするいわゆるリセス（ｒ＠ｅ＠ｍｍ：凹
所）構造が提案され実用化されつつある。

かかる活性層にリセス構造を有するＧａＡｓ　ＦＩＴは
、従来第１図乃至第９図に示される製造工程をもって製
造されて−る。

第１図参照 （１）　　半絶縁性ＧａＡ−基板ｌｌ上に、バッファ層
となるノンドープのＧａＡ一層１２を形成する。

（匂　前記Ｇａ４ｍ２１７１層１２上に活性層となるＮ
Ｎ１１ＧａＡ層１３を形成する。

（３）曲記ＧａＡ―活性層１３上に、互いに離隔したソ
ース電極１４．ドレイン電極１５を形成する。各電極は
、金・ゲルマニウム合金層とその上に形成された金層と
の２重層から構成され、通常のフォト・エツチング法あ
るいはリフトオフ法により選択的に形成される。

（４）前記ソース電ｊｉＭ１４とドレイン電極１５との
間のＧａＡｓ活性層１３の表面にスペーサを構成する絶
縁物、例えば二酸化シリ；ン（Ｓｉｎｓ）からなる層１
６を配設する。かかる二酸化シリコン層１６は、例えば
化学気相成長法（ＣＶＤ法）によシ被着され、通常のフ
ォト・エツチング法によって電極間に残される・ 第露図参照 （５）　　前記ソース電極１４及びドレイン電極ＩＩｓ
更にはスペーサ１６を覆ってフォト・レジスト１１丁を
被覆し、プリベーキング処理を施す。

（６）　　フォト・マスク１８を介して紫外線を照射し
、前記スペーサ１６上のフォト・レジスト層１７に、所
定の幅の露光を行なう。

第３図参照 （７）前記フォト・レジスト層１７を現像し、更にリン
ス処理、ポストベーキング処理を施す。

かかるｆＪＬｆＩＩ！処理により、フォト・レジスト層
１７Ｖｃは、図示の如く上方に開いた開口が形成される
。すなわち、このような紫外線無光法にあっては、フォ
ト・レジスト層１７に所定の幅の開口を設けることは極
めて困難であるＯ 第４図参照 （明　前記フォト・レジスト層１７をマスクとして、前
記スペーサを構成する二酸化シリコン層１６を選択的に
エツチング除去し、前記Ｇａｐ＠活性層１３を表出する
。この時二酸化シリコン層１６のサイＶエツチング量を
制御して、次工程でＧａＡ−活性層１３に形成されるり
七スの幅を制御する。なお二酸化シーン層１６のエツチ
ングには通常の農酸系エッチｙダ液が適用される。　、 １１８図参照　　　、・ （９）　　前記二酸化Ｖｌａｙ層１６及びフォト・レジ
スジ層１γをマスクとして、ＧａＡｓ活性層１３を選択
的にエツチング除去し誼ＧａＡ−活性層１３にリセス１
８を形成する。リセス−１８の幅、ｔＲさは、当諌Ｇａ
Ａｓ＋ＦＥＴの入出力電力特性並びにソース−ドレイン
間飽和電流（ｌａｍｓ）特性から決定される。

第６図参照 両　前記フォト・レジスト層１γをマスクとして、ゲー
ト電極形成用金属、例えばアルζニウム（Ａｔ）　１　
Ｇを蒸着等によ）被着する。との時フォト・レジスト層
１７及び二酸化シリコン層１６により設定される段差に
よ〕、アルミニウム層１９はフォト・レジスト層１Ｔ上
とＧａＡｓ活性層１３のり七ス１−８表面上とに機械的
に分離されて形成される。リセス１８Ｏ＊ｍ上に形成さ
れ九アル電エクム層１−９ｍは一一ト電極を構成する。

第７図参照 初　前記フォト・レジスト層ｌテを除去スル。

この時該フォト・レジスジ層１７上に被着されていたア
ル１＝り＾層も同時に除去される。

ｍｓ図参照 松　前記スペーサを構成していた。二酸化シリ；７層１
６を除去する・轟誼二酸化シリプン層１６のエツチング
には前述の如く弗酸基エツチング液が適用される・ 第９図参照 ■　前記ゲート電極１９ａ、ソース電極１４゜ドレイン
電極ｌ！ｓ及びＧａＡｓ活性層活性層１田０ シベーシ璽ｙ層２１を被着形成する・かかる二瞭化シリ
ッｙ層２１０形成＃Ｃ社通常の化学気相成長法あるいは
スパッタリング法が適用される。

籾　前記ソース電極１４及びドレイン電極１５上の二酸
化シリコン層２１を選択的に除去すゐＯ −前記二酸化シリ−７層２１をマスクとしてソース電極
１４及びドレイン電極ＩＩｓの表出部表面に金層２２を
被着する。

このような従来の製造方法によれば、二酸化シシ；ン層
１６のサイドエツチング量の視認が困難であるため、か
かる二酸化シリーン層１６のサイドエツチング量の制御
が困難である。従って、該二酸化シリコン層１６をマス
クとして行なわれるリセス１８の形成のためのＧ＆ム１
活性層１３のエツチング及びゲート電極材料の被着幅（
ゲート長）が不均一となシ易く、所望の特性を有すゐＧ
ｌＡＳ−ｒｚ！を再現性嵐く形成することが困難である
。

★たかかる製造方法においては、リセス１Ｂの両端の斜
面の角度が約５４°と大きなため、電界の集中を招き島
（、ゲート電極１９．ａとドレイン電極１ｓとの間の耐
圧の低下を生じてしまう。

更に前記二酸化シリコン層１６の除去の際に、ゲート電
極ｔｅａｔ−構成すゐアル電ニウムもエツチング１れる
ため、ゲート長等の制御が困難であ）、信頼Ｉｋ％低下
してし★う。

本発明社、このよう′＆従来ＯＧａ五ｓＦＩ〒の製造方
法の有す為欠点を除会し、Ｇａｐｓ活性層に形成される
リ−にスを、所定０幅をもって制御性並びに再現性よく
形成することかでｔＩｉＴｏ属造方法を提供しようとす
るｔのである。　　　　　　−１また本発明は、前記９
４１１ス１１にナブ電り曹ン域の寸法を有するダート電
極を高い精度を４９で再ｉｌ性よく形成することかで１
為製造方法を提供しようとすＴｏ％Ｏであゐ。

ｔた本発−は、よ〉少し頴造工１１Ｗｃよ）Ｇａム霞Ｆ
ＥＴを形成することがで自為調造友法を提供しようとす
為％Ｏ″ｅある。

とのため本発明によれに％ｌｌ５ＩＩ上に半導体活性層
を形成する工程と、前記半導体活性層上に電子線レジメ
トを被覆する工程と、前記電子線レジスジ層にゲート電
極バターｙｅｔ！うて電子線の照射を行なう工程と、前
記電子−レジスト層を現像する工程と、前記現俸された
電子線レジストをマスクとして前記半導体活性層をエツ
チングして該半導体層にリセスを形成する工程と、前記
電子線レジストをマスクとして前記す竜スの表面にゲー
ト電極を形成する工程とを有する電界効果瀝半導体装置
Ｏ員造方法が提供される。

以下、本発−を図画をもって詳細に説−する。

第１０閣乃至第１６図は、本発明による電界効果履亭導
体装置の製造工程を示す。

ｊｌｌｏａｌｌ参照 （υ　半絶縁性ＧａＡｓ基ＩＥＩＯＩ上に、厚さ３〜Ｂ
（ａｍ）０ノンド一プＧａＡｓ層１０冨を形成する。該
ノンドーグＧａＡｓ層１０３紘バツフア層を構成するも
の′ｅあり、その形状には通常Ｏ液相エピタキシャル成
長法が適用電れる。

（至）前記Ｇａムーバｖ７ア層１０３上に、厚さ４Ｂ−
ａ４（ａｍ）のＮ１１ＩＧａＡｓ層１０ｍを形成する。

骸Ｎ！ｌＧａＡｓ層１０３は、不純物員Ｊｌ！１−！Ｘ
ＩＧ”債／−を有して活性層を構成するものであ、９＞
、ＧａＡ−バッファ層１０２上に液相エピタキシャル法
によ〉形成される。

体）　前１ｅＱａＡａ活性層１０Ｓ上に、互いに離隔し
たソース電極１０４．ドレイン電極１０５を形成する。

４）電極は金・ゲｋＷＪＩＩＬりム合金層とその上に形
成され丸金属との３重層から構成され、厚−８４０００
−！！Ｏ＠・〔１〕とされる。

かか為電極金属層はＧａムｓｆｌ性層１０Ｓ上に蒸着Ｖ
＆によ〉被着され大後、熱地理が施されてＩ［ＧａＡ・
層１０３と抵抗性接触（オーイ。

クプンタタト）が実現される０ 籐１１図−照 （４）　　前記ソース電極１０４、ドレイン電極１０Ｂ
及びＧａＡｓ活性層活性層１衷８０に富士通社製ＣＭ凰
−１ＯＯを被覆し、ペーキ￥１１６環を施す。

（＠　ソース電極１０４とゲート電極１０５とＯ間Ｏ＃
ｔは中央において、ＧａＡ・活性層１０８上Ｏ電子線レ
ジスジ層１０６にソース電極１０４−ドレイン電極１０
Ｂの配列方向とははぼ直角の方向に電子線ビーム１０７
を照射し描画する。かかる電子線ビーム１０７は、例え
ば加速電圧２０　（ＫＶ）。

ビーム電流１ｏ−＠〜１Ｇ−”（Ｘ）とされて照射され
る。

第１２図参照 （５）メチルイソブチルケトン（ＭＩＢＫ）等を用いて
、前記電子線レジメ）１０６の現像処理を行ない、除電
子線レジスト１０６Ｋ。

前記電子線ビーム１０７の照射パターンに対応する開口
１０８を形成する。かかる開口１０ｇは図示の如く、電
子線レジスト層１０６０表面からその内部、すなわちＧ
ａＡｓ活性層１０３の表面に近づくにつれて広がった形
状となる。すなわち該電子線レジスト層１０６０表面に
おける開口の幅をＷａとし、皺電子線レジスト層１０６
の下表面すなわちＧａＡｍ活性層１０３に接する面にお
ける開口の幅をｗｂとすると、Ｗ１偏である。電子線の
照射量（ドーズ量（Ｃ／−〕）が多い程開口幅Ｏ比Ｗｂ
／Ｗａは大きくなる。

第１３図参照 （７）前記電子線レジストｔｏｌｌをマスクとしてＧａ
Ａｓ活性層１０３を雫択的にエツチング除去し、該Ｇａ
Ａ・活性層１０３にリセス１０９を形成する。リセス１
０９の幅、深さは、当誼Ｇ＆Ａ＠ＦＥＴの入出力電力特
性並びにソース−ドレイン間飽和電流（Ｉｄｓｓ）　特
性から決定され、りセス１Ｇ９部ＯＧｍＡｇ活性層１０
３の厚さｄｏ、１５〜０．２〔声−〕とされる。

かかるエツチング処処理により形成されるリセス１０Ｑ
ｄ、その深さに関係なく底部（Ｄ＠Ｗｅが電子線レジス
ト１０６の開口部１０８の下端の幅Ｗｂ表一致する。し
たがって、電子線レジスト１０６への電子線照射量を制
御することにより、電子線レジスト１０６における開口
１０８の幅Ｗａ、Ｗｂ及−びＧａＡｍ活性層１０３のす
七　　　　　　　　□ス１０Ｇの底部の幅Ｗｅが制御さ
れる。

第１４図参照 （８）前配電子線レジスト１０６をマスクとしてゲート
電極形成用金属、例えばアル々ニウム（ＡＩ）１Ｇを蒸
着等により被着する。該アル電ニウム層ｉｔ６はＪｌｌ
さ０．フ〔声−〕程に被着され為。

かかるアル電ニウム層１１０の被着の際、電子線レジス
ト１０６の有する開口部１０８は前述の癲〈その内部に
ゆくに従って広くなっているために、アルミニウム層１
１０は電子線レジス）１０６上とＧａＡｓ活性層１０３
のリセス１０９の表面上とに一械的ＫＩＦ島に分離され
て形成される。リセス１０９１０表面上に被着され九ア
ル々エクム層１１０ｂはゲート電極を構成する。かか゛
るゲート電極の帳（ゲート長）Ｗ＠線、電子線レジス゛
ト１０６０表面の開口の幅Ｗ１と一散する。

第１５図参照 （９）前記電子線レジスト層１０６を除去する＠この゛
時ｍｔ′−Ｆｍレジスト層１０６上に被着されていた“
アル４ニウム層１１０ｂ％同時に除去されるが、該電子
線レジスト１０８はその開口１０８が下に広い形状を有
するため、該電子ＩＩＶシストの除去線極めて容易に行
なわれるＯ 第１６図参照 輪　前記ゲート電極１１０ａ１ソース電極１０４、ドレ
イン電極１０５及びＧａＡｓ活性層１０３の表出部等を
覆って二酸化シリコン（Ｓｌへ）カ１うなるパブシベー
シ四ン層１１１を被着形成する。かかる二重化シリコン
層１１１は、通常の化学気相成長法あるいはスパッタリ
ング法により厚さ５０００−６０００（Ａ）程に被着さ
れる。

卸　前記ソース電極１’　０４及びドレイン電極１０８
上の二酸化ｙ　９　ｘン１１１を選択的に除去する。

■　前記二酸化シリコン層１１１をマスクとしで、ソー
ス電極１０４及びドレイン電極１０５各々の表出部表面
に金層１１２を形成する。

かかる金層１１２は通常の鍍金法により厚さ１〜２　（
ａｍ〕程に形成される。

以上の工程によＪ）ＧａＡａＦＥＴ素子が形成される。

第１７図に本発明の実施例にかかる電子線レジメ）　Ｃ
ＣＭＲ−１００）への電子線の照射量と該電子線レジス
トに形成されるパターンの幅との関係を示す。

同図において、破線ｌ〜■は電子ビームレジスト層の表
面における開口−（前記Ｗａ）を示し、それぞれ電子線
ビームの走査が１回、３回、５回の場合を示す。また実
線人〜Ｃは電子１．ビームレジスト層の内部ＧａＡｓ活
性層との接触部における開口の幅（前記ｗｂ）を示し、
それぞれ電子線ビームの走査が１回、３回、５回の場合
を示す。

なお電子線レジスト層の厚さは、１．２　（ｓ　ｗｎ　
）　、電子線の加速電圧は２０　（ＫＶ）　、電子線の
ビームドーズ量は９Ｘ１Ｇ　　（Ｃ／ｊ）である。かか
る電子線の１回の走査によ〕、開口のＷａ−０，６５（
ハ〕Ｗｂ　＝　１．２！　（ｓ・）が得られ逮。

この電子線の照射量とパターン幅との関係から、電子線
の照射強度及び走査回数を選択すれば、電子線レジスト
に形成するパターｙの幅を極めて精−且つ正確に制置す
ることができる。

このような本発明によれば、前記従来方法の如（スペー
サを用いてＱａＡｓｌｉ性層のエツチング等を行なうヒ
となく、リセス形成用のエツチングマスクとして電子線
レジストを周込、該電子線レジストに描かれたパターン
をマスクとして、リセスの形成更にはゲート電極の形成
を行なう。従ってかかるリセスの形成並びにゲート電極
の形成は、高い寸法精度をもりて容易に実施することが
でき、所望の電気的特性を有するＧａＡｓＦＩＴを再現
性よく形成すゐことができる。

しかも、本発明によれば、前記従来方法の如くスペーサ
を用いることがないために、製造１桿の大幅カ短縮を図
ることかで自る。

また本発明によれば、リセス１０９の両端の角度が３５
°と小さく電界の集中を招く恐れが少ない。

わ、ゲーＩ極、□う、とドいイ、電極、。、との間の耐
圧の低下を生じない。

更に本発明によれば、前述の如くスペーサの使用がない
ために、ゲート電極等が不要に除去される恐れが）＜、
高い信頼性を有するＧ＆ム５ＦＫＴが１！現される。

【図面の簡単な説明】

ｆｇ１図乃至第９図は従来の製造方法を示す工程断面図
、第１０図乃至第１６図は本発明による製造方法を示す
工程断面図、第１７図は本発明の実施例にかかる電子線
照射量と電子線レジストに形成されるパターンの幅との
関係を示す曲線図であるＯ 図において、 １１．１０１・・・・・・半絶縁性基板１２．１０２・
・・・・・バッファ層 １３．１０３・・・・・・活性層 １４．１０４・・・・・・ソース電極 １５．１０５・・・・・・ドレイン電極１８．１０９・
・・・・・リセス １９１．１１０ｍ・・・・・・ゲート電極１７・・・・
・・・・・・・・・・・フォト・レジスト１０６・・・
・・・・・・・・電子線レジストである。

Claims (1)

【特許請求の範囲】
1. 基板上に形成された半導体活性層にリセスが設けられ、
   前記リセスの表面にゲート電極が配設され、前記ゲート
   電極をはさんで前記半導体活性層上にソース電極及びド
   レイン電極が配設されてなる電界効果型半導体装置の製
   造方法において、基板上に半導体活性層を形成する工程
   と、前記半導体活性層上に電子線レジストを被覆する工
   程と、前記電子線レジスト層にゲート電極パターンに従
   りて電子線の照射を行なう工程と、前記電子線レジスト
   層を現像する工程と、前記現像された電子線レジストを
   マスクとして前記半導体活性層を工Ｖチ／グして該半導
   体層にリセスを形成する工程と、前記電子線レジストを
   マスクとして前記リセスの表面にゲート電極を形成する
   工程とを有することを特徴とする電界効果型半導体装置
   の製造方法。