JPS5814577A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPS5814577A JPS5814577A JP11190281A JP11190281A JPS5814577A JP S5814577 A JPS5814577 A JP S5814577A JP 11190281 A JP11190281 A JP 11190281A JP 11190281 A JP11190281 A JP 11190281A JP S5814577 A JPS5814577 A JP S5814577A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果型半導体装置の製造方法に関し、特
に砒化ガリウム(GaAs)から参る半導体層を活性層
とするシ冒ットキーパリア瀝電界効果トランジスタの製
造方法に関する。
に砒化ガリウム(GaAs)から参る半導体層を活性層
とするシ冒ットキーパリア瀝電界効果トランジスタの製
造方法に関する。
砒化ガリウムからなる半導体層を活性層とするシ璽ット
キーパリア溢電界効果トランジスタ(以下Gaムg+F
ETと称する)は、高周波、高出方用半導体装置として
ますます利用されつつある。
キーパリア溢電界効果トランジスタ(以下Gaムg+F
ETと称する)は、高周波、高出方用半導体装置として
ますます利用されつつある。
そして、かかるGaAsFET0高局波化のための一つ
の手段として、ゲート電極が配置されるGaAs活性層
部分をソース電極、ドレイン電極が配置されるGaA1
甜眉部分を薄くするいわゆるリセス(r@e@mm:凹
所)構造が提案され実用化されつつある。
の手段として、ゲート電極が配置されるGaAs活性層
部分をソース電極、ドレイン電極が配置されるGaA1
甜眉部分を薄くするいわゆるリセス(r@e@mm:凹
所)構造が提案され実用化されつつある。
かかる活性層にリセス構造を有するGaAs FITは
、従来第1図乃至第9図に示される製造工程をもって製
造されて−る。
、従来第1図乃至第9図に示される製造工程をもって製
造されて−る。
第1図参照
(1) 半絶縁性GaA−基板ll上に、バッファ層
となるノンドープのGaA一層12を形成する。
となるノンドープのGaA一層12を形成する。
(匂 前記Ga4m2171層12上に活性層となるN
N11GaA層13を形成する。
N11GaA層13を形成する。
(3)曲記GaA―活性層13上に、互いに離隔したソ
ース電極14.ドレイン電極15を形成する。各電極は
、金・ゲルマニウム合金層とその上に形成された金層と
の2重層から構成され、通常のフォト・エツチング法あ
るいはリフトオフ法により選択的に形成される。
ース電極14.ドレイン電極15を形成する。各電極は
、金・ゲルマニウム合金層とその上に形成された金層と
の2重層から構成され、通常のフォト・エツチング法あ
るいはリフトオフ法により選択的に形成される。
(4)前記ソース電jiM14とドレイン電極15との
間のGaAs活性層13の表面にスペーサを構成する絶
縁物、例えば二酸化シリ;ン(Sins)からなる層1
6を配設する。かかる二酸化シリコン層16は、例えば
化学気相成長法(CVD法)によシ被着され、通常のフ
ォト・エツチング法によって電極間に残される・ 第露図参照 (5) 前記ソース電極14及びドレイン電極IIs
更にはスペーサ16を覆ってフォト・レジスト11丁を
被覆し、プリベーキング処理を施す。
間のGaAs活性層13の表面にスペーサを構成する絶
縁物、例えば二酸化シリ;ン(Sins)からなる層1
6を配設する。かかる二酸化シリコン層16は、例えば
化学気相成長法(CVD法)によシ被着され、通常のフ
ォト・エツチング法によって電極間に残される・ 第露図参照 (5) 前記ソース電極14及びドレイン電極IIs
更にはスペーサ16を覆ってフォト・レジスト11丁を
被覆し、プリベーキング処理を施す。
(6) フォト・マスク18を介して紫外線を照射し
、前記スペーサ16上のフォト・レジスト層17に、所
定の幅の露光を行なう。
、前記スペーサ16上のフォト・レジスト層17に、所
定の幅の露光を行なう。
第3図参照
(7)前記フォト・レジスト層17を現像し、更にリン
ス処理、ポストベーキング処理を施す。
ス処理、ポストベーキング処理を施す。
かかるfJLfII!処理により、フォト・レジスト層
17Vcは、図示の如く上方に開いた開口が形成される
。すなわち、このような紫外線無光法にあっては、フォ
ト・レジスト層17に所定の幅の開口を設けることは極
めて困難であるO 第4図参照 (明 前記フォト・レジスト層17をマスクとして、前
記スペーサを構成する二酸化シリコン層16を選択的に
エツチング除去し、前記Gap@活性層13を表出する
。この時二酸化シリコン層16のサイVエツチング量を
制御して、次工程でGaA−活性層13に形成されるり
七スの幅を制御する。なお二酸化シーン層16のエツチ
ングには通常の農酸系エッチyダ液が適用される。 、 118図参照 、・ (9) 前記二酸化Vlay層16及びフォト・レジ
スジ層1γをマスクとして、GaAs活性層13を選択
的にエツチング除去し誼GaA−活性層13にリセス1
8を形成する。リセス−18の幅、tRさは、当諌Ga
As+FETの入出力電力特性並びにソース−ドレイン
間飽和電流(lams)特性から決定される。
17Vcは、図示の如く上方に開いた開口が形成される
。すなわち、このような紫外線無光法にあっては、フォ
ト・レジスト層17に所定の幅の開口を設けることは極
めて困難であるO 第4図参照 (明 前記フォト・レジスト層17をマスクとして、前
記スペーサを構成する二酸化シリコン層16を選択的に
エツチング除去し、前記Gap@活性層13を表出する
。この時二酸化シリコン層16のサイVエツチング量を
制御して、次工程でGaA−活性層13に形成されるり
七スの幅を制御する。なお二酸化シーン層16のエツチ
ングには通常の農酸系エッチyダ液が適用される。 、 118図参照 、・ (9) 前記二酸化Vlay層16及びフォト・レジ
スジ層1γをマスクとして、GaAs活性層13を選択
的にエツチング除去し誼GaA−活性層13にリセス1
8を形成する。リセス−18の幅、tRさは、当諌Ga
As+FETの入出力電力特性並びにソース−ドレイン
間飽和電流(lams)特性から決定される。
第6図参照
両 前記フォト・レジスト層1γをマスクとして、ゲー
ト電極形成用金属、例えばアルζニウム(At) 1
Gを蒸着等によ)被着する。との時フォト・レジスト層
17及び二酸化シリコン層16により設定される段差に
よ〕、アルミニウム層19はフォト・レジスト層1T上
とGaAs活性層13のり七ス1−8表面上とに機械的
に分離されて形成される。リセス18O*m上に形成さ
れ九アル電エクム層1−9mは一一ト電極を構成する。
ト電極形成用金属、例えばアルζニウム(At) 1
Gを蒸着等によ)被着する。との時フォト・レジスト層
17及び二酸化シリコン層16により設定される段差に
よ〕、アルミニウム層19はフォト・レジスト層1T上
とGaAs活性層13のり七ス1−8表面上とに機械的
に分離されて形成される。リセス18O*m上に形成さ
れ九アル電エクム層1−9mは一一ト電極を構成する。
第7図参照
初 前記フォト・レジスト層lテを除去スル。
この時該フォト・レジスジ層17上に被着されていたア
ル1=り^層も同時に除去される。
ル1=り^層も同時に除去される。
ms図参照
松 前記スペーサを構成していた。二酸化シリ;7層1
6を除去する・轟誼二酸化シリプン層16のエツチング
には前述の如く弗酸基エツチング液が適用される・ 第9図参照 ■ 前記ゲート電極19a、ソース電極14゜ドレイン
電極l!s及びGaAs活性層活性層1田0 シベーシ璽y層21を被着形成する・かかる二瞭化シリ
ッy層210形成#C社通常の化学気相成長法あるいは
スパッタリング法が適用される。
6を除去する・轟誼二酸化シリプン層16のエツチング
には前述の如く弗酸基エツチング液が適用される・ 第9図参照 ■ 前記ゲート電極19a、ソース電極14゜ドレイン
電極l!s及びGaAs活性層活性層1田0 シベーシ璽y層21を被着形成する・かかる二瞭化シリ
ッy層210形成#C社通常の化学気相成長法あるいは
スパッタリング法が適用される。
籾 前記ソース電極14及びドレイン電極15上の二酸
化シリコン層21を選択的に除去すゐO −前記二酸化シリ−7層21をマスクとしてソース電極
14及びドレイン電極IIsの表出部表面に金層22を
被着する。
化シリコン層21を選択的に除去すゐO −前記二酸化シリ−7層21をマスクとしてソース電極
14及びドレイン電極IIsの表出部表面に金層22を
被着する。
このような従来の製造方法によれば、二酸化シシ;ン層
16のサイドエツチング量の視認が困難であるため、か
かる二酸化シリーン層16のサイドエツチング量の制御
が困難である。従って、該二酸化シリコン層16をマス
クとして行なわれるリセス18の形成のためのG&ム1
活性層13のエツチング及びゲート電極材料の被着幅(
ゲート長)が不均一となシ易く、所望の特性を有すゐG
lAS−rz!を再現性嵐く形成することが困難である
。
16のサイドエツチング量の視認が困難であるため、か
かる二酸化シリーン層16のサイドエツチング量の制御
が困難である。従って、該二酸化シリコン層16をマス
クとして行なわれるリセス18の形成のためのG&ム1
活性層13のエツチング及びゲート電極材料の被着幅(
ゲート長)が不均一となシ易く、所望の特性を有すゐG
lAS−rz!を再現性嵐く形成することが困難である
。
★たかかる製造方法においては、リセス1Bの両端の斜
面の角度が約54°と大きなため、電界の集中を招き島
(、ゲート電極19.aとドレイン電極1sとの間の耐
圧の低下を生じてしまう。
面の角度が約54°と大きなため、電界の集中を招き島
(、ゲート電極19.aとドレイン電極1sとの間の耐
圧の低下を生じてしまう。
更に前記二酸化シリコン層16の除去の際に、ゲート電
極teat−構成すゐアル電ニウムもエツチング1れる
ため、ゲート長等の制御が困難であ)、信頼Ik%低下
してし★う。
極teat−構成すゐアル電ニウムもエツチング1れる
ため、ゲート長等の制御が困難であ)、信頼Ik%低下
してし★う。
本発明社、このよう′&従来OGa五sFI〒の製造方
法の有す為欠点を除会し、Gaps活性層に形成される
リ−にスを、所定0幅をもって制御性並びに再現性よく
形成することかでtIiTo属造方法を提供しようとす
るtのである。 −1また本発明は、前記9
411ス11にナブ電り曹ン域の寸法を有するダート電
極を高い精度を49で再il性よく形成することかで1
為製造方法を提供しようとすTo%Oであゐ。
法の有す為欠点を除会し、Gaps活性層に形成される
リ−にスを、所定0幅をもって制御性並びに再現性よく
形成することかでtIiTo属造方法を提供しようとす
るtのである。 −1また本発明は、前記9
411ス11にナブ電り曹ン域の寸法を有するダート電
極を高い精度を49で再il性よく形成することかで1
為製造方法を提供しようとすTo%Oであゐ。
tた本発−は、よ〉少し頴造工11Wcよ)Gaム霞F
ETを形成することがで自為調造友法を提供しようとす
為%O″eある。
ETを形成することがで自為調造友法を提供しようとす
為%O″eある。
とのため本発明によれに%ll5II上に半導体活性層
を形成する工程と、前記半導体活性層上に電子線レジメ
トを被覆する工程と、前記電子線レジスジ層にゲート電
極バターyet!うて電子線の照射を行なう工程と、前
記電子−レジスト層を現像する工程と、前記現俸された
電子線レジストをマスクとして前記半導体活性層をエツ
チングして該半導体層にリセスを形成する工程と、前記
電子線レジストをマスクとして前記す竜スの表面にゲー
ト電極を形成する工程とを有する電界効果瀝半導体装置
O員造方法が提供される。
を形成する工程と、前記半導体活性層上に電子線レジメ
トを被覆する工程と、前記電子線レジスジ層にゲート電
極バターyet!うて電子線の照射を行なう工程と、前
記電子−レジスト層を現像する工程と、前記現俸された
電子線レジストをマスクとして前記半導体活性層をエツ
チングして該半導体層にリセスを形成する工程と、前記
電子線レジストをマスクとして前記す竜スの表面にゲー
ト電極を形成する工程とを有する電界効果瀝半導体装置
O員造方法が提供される。
以下、本発−を図画をもって詳細に説−する。
第10閣乃至第16図は、本発明による電界効果履亭導
体装置の製造工程を示す。
体装置の製造工程を示す。
jlloall参照
(υ 半絶縁性GaAs基IEIOI上に、厚さ3〜B
(am)0ノンド一プGaAs層10冨を形成する。該
ノンドーグGaAs層103紘バツフア層を構成するも
の′eあり、その形状には通常O液相エピタキシャル成
長法が適用電れる。
(am)0ノンド一プGaAs層10冨を形成する。該
ノンドーグGaAs層103紘バツフア層を構成するも
の′eあり、その形状には通常O液相エピタキシャル成
長法が適用電れる。
(至)前記Gaムーバv7ア層103上に、厚さ4B−
a4(am)のN11IGaAs層10mを形成する。
a4(am)のN11IGaAs層10mを形成する。
骸N!lGaAs層103は、不純物員Jl!1−!X
IG”債/−を有して活性層を構成するものであ、9>
、GaA−バッファ層102上に液相エピタキシャル法
によ〉形成される。
IG”債/−を有して活性層を構成するものであ、9>
、GaA−バッファ層102上に液相エピタキシャル法
によ〉形成される。
体) 前1eQaAa活性層10S上に、互いに離隔し
たソース電極104.ドレイン電極105を形成する。
たソース電極104.ドレイン電極105を形成する。
4)電極は金・ゲkWJIILりム合金層とその上に形
成され丸金属との3重層から構成され、厚−84000
−!!O@・〔1〕とされる。
成され丸金属との3重層から構成され、厚−84000
−!!O@・〔1〕とされる。
かか為電極金属層はGaムsfl性層10S上に蒸着V
&によ〉被着され大後、熱地理が施されてI[GaA・
層103と抵抗性接触(オーイ。
&によ〉被着され大後、熱地理が施されてI[GaA・
層103と抵抗性接触(オーイ。
クプンタタト)が実現される0
籐11図−照
(4) 前記ソース電極104、ドレイン電極10B
及びGaAs活性層活性層1衷80に富士通社製CM凰
−1OOを被覆し、ペーキ¥116環を施す。
及びGaAs活性層活性層1衷80に富士通社製CM凰
−1OOを被覆し、ペーキ¥116環を施す。
(@ ソース電極104とゲート電極105とO間O#
tは中央において、GaA・活性層108上O電子線レ
ジスジ層106にソース電極104−ドレイン電極10
Bの配列方向とははぼ直角の方向に電子線ビーム107
を照射し描画する。かかる電子線ビーム107は、例え
ば加速電圧20 (KV)。
tは中央において、GaA・活性層108上O電子線レ
ジスジ層106にソース電極104−ドレイン電極10
Bの配列方向とははぼ直角の方向に電子線ビーム107
を照射し描画する。かかる電子線ビーム107は、例え
ば加速電圧20 (KV)。
ビーム電流1o−@〜1G−”(X)とされて照射され
る。
る。
第12図参照
(5)メチルイソブチルケトン(MIBK)等を用いて
、前記電子線レジメ)106の現像処理を行ない、除電
子線レジスト106K。
、前記電子線レジメ)106の現像処理を行ない、除電
子線レジスト106K。
前記電子線ビーム107の照射パターンに対応する開口
108を形成する。かかる開口10gは図示の如く、電
子線レジスト層1060表面からその内部、すなわちG
aAs活性層103の表面に近づくにつれて広がった形
状となる。すなわち該電子線レジスト層1060表面に
おける開口の幅をWaとし、皺電子線レジスト層106
の下表面すなわちGaAm活性層103に接する面にお
ける開口の幅をwbとすると、W1偏である。電子線の
照射量(ドーズ量(C/−〕)が多い程開口幅O比Wb
/Waは大きくなる。
108を形成する。かかる開口10gは図示の如く、電
子線レジスト層1060表面からその内部、すなわちG
aAs活性層103の表面に近づくにつれて広がった形
状となる。すなわち該電子線レジスト層1060表面に
おける開口の幅をWaとし、皺電子線レジスト層106
の下表面すなわちGaAm活性層103に接する面にお
ける開口の幅をwbとすると、W1偏である。電子線の
照射量(ドーズ量(C/−〕)が多い程開口幅O比Wb
/Waは大きくなる。
第13図参照
(7)前記電子線レジストtollをマスクとしてGa
As活性層103を雫択的にエツチング除去し、該Ga
A・活性層103にリセス109を形成する。リセス1
09の幅、深さは、当誼G&A@FETの入出力電力特
性並びにソース−ドレイン間飽和電流(Idss) 特
性から決定され、りセス1G9部OGmAg活性層10
3の厚さdo、15〜0.2〔声−〕とされる。
As活性層103を雫択的にエツチング除去し、該Ga
A・活性層103にリセス109を形成する。リセス1
09の幅、深さは、当誼G&A@FETの入出力電力特
性並びにソース−ドレイン間飽和電流(Idss) 特
性から決定され、りセス1G9部OGmAg活性層10
3の厚さdo、15〜0.2〔声−〕とされる。
かかるエツチング処処理により形成されるリセス10Q
d、その深さに関係なく底部(D@Weが電子線レジス
ト106の開口部108の下端の幅Wb表一致する。し
たがって、電子線レジスト106への電子線照射量を制
御することにより、電子線レジスト106における開口
108の幅Wa、Wb及−びGaAm活性層103のす
七 □ス10Gの底部の幅Weが制御さ
れる。
d、その深さに関係なく底部(D@Weが電子線レジス
ト106の開口部108の下端の幅Wb表一致する。し
たがって、電子線レジスト106への電子線照射量を制
御することにより、電子線レジスト106における開口
108の幅Wa、Wb及−びGaAm活性層103のす
七 □ス10Gの底部の幅Weが制御さ
れる。
第14図参照
(8)前配電子線レジスト106をマスクとしてゲート
電極形成用金属、例えばアル々ニウム(AI)1Gを蒸
着等により被着する。該アル電ニウム層it6はJll
さ0.フ〔声−〕程に被着され為。
電極形成用金属、例えばアル々ニウム(AI)1Gを蒸
着等により被着する。該アル電ニウム層it6はJll
さ0.フ〔声−〕程に被着され為。
かかるアル電ニウム層110の被着の際、電子線レジス
ト106の有する開口部108は前述の癲〈その内部に
ゆくに従って広くなっているために、アルミニウム層1
10は電子線レジス)106上とGaAs活性層103
のリセス109の表面上とに一械的KIF島に分離され
て形成される。リセス10910表面上に被着され九ア
ル々エクム層110bはゲート電極を構成する。かか゛
るゲート電極の帳(ゲート長)W@線、電子線レジス゛
ト1060表面の開口の幅W1と一散する。
ト106の有する開口部108は前述の癲〈その内部に
ゆくに従って広くなっているために、アルミニウム層1
10は電子線レジス)106上とGaAs活性層103
のリセス109の表面上とに一械的KIF島に分離され
て形成される。リセス10910表面上に被着され九ア
ル々エクム層110bはゲート電極を構成する。かか゛
るゲート電極の帳(ゲート長)W@線、電子線レジス゛
ト1060表面の開口の幅W1と一散する。
第15図参照
(9)前記電子線レジスト層106を除去する@この゛
時mt′−Fmレジスト層106上に被着されていた“
アル4ニウム層110b%同時に除去されるが、該電子
線レジスト108はその開口108が下に広い形状を有
するため、該電子IIVシストの除去線極めて容易に行
なわれるO 第16図参照 輪 前記ゲート電極110a1ソース電極104、ドレ
イン電極105及びGaAs活性層103の表出部等を
覆って二酸化シリコン(Slへ)カ1うなるパブシベー
シ四ン層111を被着形成する。かかる二重化シリコン
層111は、通常の化学気相成長法あるいはスパッタリ
ング法により厚さ5000−6000(A)程に被着さ
れる。
時mt′−Fmレジスト層106上に被着されていた“
アル4ニウム層110b%同時に除去されるが、該電子
線レジスト108はその開口108が下に広い形状を有
するため、該電子IIVシストの除去線極めて容易に行
なわれるO 第16図参照 輪 前記ゲート電極110a1ソース電極104、ドレ
イン電極105及びGaAs活性層103の表出部等を
覆って二酸化シリコン(Slへ)カ1うなるパブシベー
シ四ン層111を被着形成する。かかる二重化シリコン
層111は、通常の化学気相成長法あるいはスパッタリ
ング法により厚さ5000−6000(A)程に被着さ
れる。
卸 前記ソース電極1’ 04及びドレイン電極108
上の二酸化y 9 xン111を選択的に除去する。
上の二酸化y 9 xン111を選択的に除去する。
■ 前記二酸化シリコン層111をマスクとしで、ソー
ス電極104及びドレイン電極105各々の表出部表面
に金層112を形成する。
ス電極104及びドレイン電極105各々の表出部表面
に金層112を形成する。
かかる金層112は通常の鍍金法により厚さ1〜2 (
am〕程に形成される。
am〕程に形成される。
以上の工程によJ)GaAaFET素子が形成される。
第17図に本発明の実施例にかかる電子線レジメ) C
CMR−100)への電子線の照射量と該電子線レジス
トに形成されるパターンの幅との関係を示す。
CMR−100)への電子線の照射量と該電子線レジス
トに形成されるパターンの幅との関係を示す。
同図において、破線l〜■は電子ビームレジスト層の表
面における開口−(前記Wa)を示し、それぞれ電子線
ビームの走査が1回、3回、5回の場合を示す。また実
線人〜Cは電子1.ビームレジスト層の内部GaAs活
性層との接触部における開口の幅(前記wb)を示し、
それぞれ電子線ビームの走査が1回、3回、5回の場合
を示す。
面における開口−(前記Wa)を示し、それぞれ電子線
ビームの走査が1回、3回、5回の場合を示す。また実
線人〜Cは電子1.ビームレジスト層の内部GaAs活
性層との接触部における開口の幅(前記wb)を示し、
それぞれ電子線ビームの走査が1回、3回、5回の場合
を示す。
なお電子線レジスト層の厚さは、1.2 (s wn
) 、電子線の加速電圧は20 (KV) 、電子線の
ビームドーズ量は9X1G (C/j)である。かか
る電子線の1回の走査によ〕、開口のWa−0,65(
ハ〕Wb = 1.2! (s・)が得られ逮。
) 、電子線の加速電圧は20 (KV) 、電子線の
ビームドーズ量は9X1G (C/j)である。かか
る電子線の1回の走査によ〕、開口のWa−0,65(
ハ〕Wb = 1.2! (s・)が得られ逮。
この電子線の照射量とパターン幅との関係から、電子線
の照射強度及び走査回数を選択すれば、電子線レジスト
に形成するパターyの幅を極めて精−且つ正確に制置す
ることができる。
の照射強度及び走査回数を選択すれば、電子線レジスト
に形成するパターyの幅を極めて精−且つ正確に制置す
ることができる。
このような本発明によれば、前記従来方法の如(スペー
サを用いてQaAsli性層のエツチング等を行なうヒ
となく、リセス形成用のエツチングマスクとして電子線
レジストを周込、該電子線レジストに描かれたパターン
をマスクとして、リセスの形成更にはゲート電極の形成
を行なう。従ってかかるリセスの形成並びにゲート電極
の形成は、高い寸法精度をもりて容易に実施することが
でき、所望の電気的特性を有するGaAsFITを再現
性よく形成すゐことができる。
サを用いてQaAsli性層のエツチング等を行なうヒ
となく、リセス形成用のエツチングマスクとして電子線
レジストを周込、該電子線レジストに描かれたパターン
をマスクとして、リセスの形成更にはゲート電極の形成
を行なう。従ってかかるリセスの形成並びにゲート電極
の形成は、高い寸法精度をもりて容易に実施することが
でき、所望の電気的特性を有するGaAsFITを再現
性よく形成すゐことができる。
しかも、本発明によれば、前記従来方法の如くスペーサ
を用いることがないために、製造1桿の大幅カ短縮を図
ることかで自る。
を用いることがないために、製造1桿の大幅カ短縮を図
ることかで自る。
また本発明によれば、リセス109の両端の角度が35
°と小さく電界の集中を招く恐れが少ない。
°と小さく電界の集中を招く恐れが少ない。
わ、ゲーI極、□う、とドいイ、電極、。、との間の耐
圧の低下を生じない。
圧の低下を生じない。
更に本発明によれば、前述の如くスペーサの使用がない
ために、ゲート電極等が不要に除去される恐れが)<、
高い信頼性を有するG&ム5FKTが1!現される。
ために、ゲート電極等が不要に除去される恐れが)<、
高い信頼性を有するG&ム5FKTが1!現される。
fg1図乃至第9図は従来の製造方法を示す工程断面図
、第10図乃至第16図は本発明による製造方法を示す
工程断面図、第17図は本発明の実施例にかかる電子線
照射量と電子線レジストに形成されるパターンの幅との
関係を示す曲線図であるO 図において、 11.101・・・・・・半絶縁性基板12.102・
・・・・・バッファ層 13.103・・・・・・活性層 14.104・・・・・・ソース電極 15.105・・・・・・ドレイン電極18.109・
・・・・・リセス 191.110m・・・・・・ゲート電極17・・・・
・・・・・・・・・・・フォト・レジスト106・・・
・・・・・・・・電子線レジストである。
、第10図乃至第16図は本発明による製造方法を示す
工程断面図、第17図は本発明の実施例にかかる電子線
照射量と電子線レジストに形成されるパターンの幅との
関係を示す曲線図であるO 図において、 11.101・・・・・・半絶縁性基板12.102・
・・・・・バッファ層 13.103・・・・・・活性層 14.104・・・・・・ソース電極 15.105・・・・・・ドレイン電極18.109・
・・・・・リセス 191.110m・・・・・・ゲート電極17・・・・
・・・・・・・・・・・フォト・レジスト106・・・
・・・・・・・・電子線レジストである。
Claims (1)
- 基板上に形成された半導体活性層にリセスが設けられ、
前記リセスの表面にゲート電極が配設され、前記ゲート
電極をはさんで前記半導体活性層上にソース電極及びド
レイン電極が配設されてなる電界効果型半導体装置の製
造方法において、基板上に半導体活性層を形成する工程
と、前記半導体活性層上に電子線レジストを被覆する工
程と、前記電子線レジスト層にゲート電極パターンに従
りて電子線の照射を行なう工程と、前記電子線レジスト
層を現像する工程と、前記現像された電子線レジストを
マスクとして前記半導体活性層を工Vチ/グして該半導
体層にリセスを形成する工程と、前記電子線レジストを
マスクとして前記リセスの表面にゲート電極を形成する
工程とを有することを特徴とする電界効果型半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11190281A JPS5814577A (ja) | 1981-07-17 | 1981-07-17 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11190281A JPS5814577A (ja) | 1981-07-17 | 1981-07-17 | 電界効果型半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5814577A true JPS5814577A (ja) | 1983-01-27 |
Family
ID=14572985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11190281A Pending JPS5814577A (ja) | 1981-07-17 | 1981-07-17 | 電界効果型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5814577A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59171168A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタの製造方法 |
JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
JPS62252139A (ja) * | 1986-04-24 | 1987-11-02 | Oki Electric Ind Co Ltd | 半導体基板のエツチング方法 |
US5273918A (en) * | 1984-01-26 | 1993-12-28 | Temic Telefunken Microelectronic Gmbh | Process for the manufacture of a junction field effect transistor |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5364481A (en) * | 1976-11-20 | 1978-06-08 | Sony Corp | Production of schottky type field effect transistor |
JPS55105326A (en) * | 1979-02-07 | 1980-08-12 | Matsushita Electronics Corp | Manufacturing method of electrode of semiconductor device |
-
1981
- 1981-07-17 JP JP11190281A patent/JPS5814577A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5364481A (en) * | 1976-11-20 | 1978-06-08 | Sony Corp | Production of schottky type field effect transistor |
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JPS62252139A (ja) * | 1986-04-24 | 1987-11-02 | Oki Electric Ind Co Ltd | 半導体基板のエツチング方法 |
JPH0525388B2 (ja) * | 1986-04-24 | 1993-04-12 | Oki Electric Ind Co Ltd |
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