JP2788273B2 - 半導体装置用電極の形成方法 - Google Patents
半導体装置用電極の形成方法Info
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- JP2788273B2 JP2788273B2 JP1010904A JP1090489A JP2788273B2 JP 2788273 B2 JP2788273 B2 JP 2788273B2 JP 1010904 A JP1010904 A JP 1010904A JP 1090489 A JP1090489 A JP 1090489A JP 2788273 B2 JP2788273 B2 JP 2788273B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置用電極の形成方法に係り、特に半
導体基板と接する面積が微小でかつ配線抵抗の小さい電
極の形成方法に関する。
導体基板と接する面積が微小でかつ配線抵抗の小さい電
極の形成方法に関する。
（従来の技術） ショットキ障壁型電界効果トランジスタ（以下MESFET
と略称する）は、通常第２図に断面図で示すように、半
絶縁性半導体基板101の１主面上に、高純度のバッファ
層102,n形活性層103が積層して形成され、このｎ形活性
層上にオーム性接触して形成されたソース電極104S、ド
レイン電極104Dおよび、ショットキ接合からなるゲート
電極104Gで構成されている。かかるMESFETの高周波特性
を向上させるためには、ゲート電極104Gの接合容量、お
よび配線抵抗を共に小さくすることが必要であり、近年
この要望を満たすゲート電極の構造として、第３図に断
面図で示されるように、断面形状がＴ字型のゲート電極
114Gを備えるMESFETの開発が進められている。
と略称する）は、通常第２図に断面図で示すように、半
絶縁性半導体基板101の１主面上に、高純度のバッファ
層102,n形活性層103が積層して形成され、このｎ形活性
層上にオーム性接触して形成されたソース電極104S、ド
レイン電極104Dおよび、ショットキ接合からなるゲート
電極104Gで構成されている。かかるMESFETの高周波特性
を向上させるためには、ゲート電極104Gの接合容量、お
よび配線抵抗を共に小さくすることが必要であり、近年
この要望を満たすゲート電極の構造として、第３図に断
面図で示されるように、断面形状がＴ字型のゲート電極
114Gを備えるMESFETの開発が進められている。
上記従来のＴ字型の断面形状をもつゲート電極を備え
たMESFETの形成方法を工程順に断面図で示す第４図
（ａ）〜（ｄ）を参照して説明する。
たMESFETの形成方法を工程順に断面図で示す第４図
（ａ）〜（ｄ）を参照して説明する。
半導体基板101の１主面上に、例えばSiO2からなる薄
膜105を一例として膜厚3000Å、レジスト膜106を一例の
膜厚7000Åに積層し、このレジスト膜106に露光、現像
処理を施して所定のパターンを有する開孔116を形成す
る（第４図（ａ））。次に、上記レジスト膜の開孔116
を通して薄膜105にエッチングを施し、この薄膜に開孔1
15を形成（第４図（ｂ））したのち、上記レジスト膜10
6に、上記薄膜の開孔115を含む広い開孔126を形成す
る。ついで、ゲート電極用金属膜107、例えばAlを全面
に真空蒸着する（第４図（ｃ））。さらに、リフトオフ
法によりレジスト膜106上の金属膜107、およびレジスト
膜106を除去することによってＴ字型の断面形状のゲー
ト電極107Gが形成される（第４図（ｄ））。
膜105を一例として膜厚3000Å、レジスト膜106を一例の
膜厚7000Åに積層し、このレジスト膜106に露光、現像
処理を施して所定のパターンを有する開孔116を形成す
る（第４図（ａ））。次に、上記レジスト膜の開孔116
を通して薄膜105にエッチングを施し、この薄膜に開孔1
15を形成（第４図（ｂ））したのち、上記レジスト膜10
6に、上記薄膜の開孔115を含む広い開孔126を形成す
る。ついで、ゲート電極用金属膜107、例えばAlを全面
に真空蒸着する（第４図（ｃ））。さらに、リフトオフ
法によりレジスト膜106上の金属膜107、およびレジスト
膜106を除去することによってＴ字型の断面形状のゲー
ト電極107Gが形成される（第４図（ｄ））。
（発明が解決しようとする課題） 叙上の従来の形成方法では、レジスト膜106に形成さ
れた開孔126の寸法を薄膜105にどの程度忠実にパターン
転写できるかという問題がある。例えば薄膜105のエッ
チングに際し、例えばふっ化アンモニウム水溶液等の等
方性のエッチング液でエッチングを施した場合、薄膜の
開孔115をレジスト膜の開孔126寸法に薄膜105の膜厚の
約２倍程度の値を加えた開孔寸法になってしまう。従っ
てゲート電極107Gの接合面積が広がり接合容量の増加を
招きMESFETの高周波特性を劣化させてしまう。これに対
し、イオンエッチングあるいは反応性イオンエッチング
などの異方性エッチングを用いて薄膜105をエッチング
する方法もある。これらイオンを照射して薄膜105をエ
ッチングする方法は、レジスト膜106の開孔寸法を比較
的忠実に薄膜105にパターン転写できる利点があるもの
の、MESFETの活性層103にダメージを及ぼすためMESFET
の特性劣化を招くという欠点があるため採用できない。
また、上記実施例では、薄膜105がリフトオフ後もその
まま残ってしまう。薄膜105が誘電率の高い物質で構成
されている場合、Ｔ字型の断面形状をもったゲート電極
では、ゲート電極107Gのひさしの部分と活性層103との
間に存在する寄生容量が無視出来なくなってくる。従っ
て、薄膜105はゲート電極17Gを形成後速やかに除去する
ことが望ましいが、ゲート電極107Gに悪影響を与えず薄
膜105を簡便な方法で除去するには、薄膜105の選択自由
度が少なくなるという欠点がある。
れた開孔126の寸法を薄膜105にどの程度忠実にパターン
転写できるかという問題がある。例えば薄膜105のエッ
チングに際し、例えばふっ化アンモニウム水溶液等の等
方性のエッチング液でエッチングを施した場合、薄膜の
開孔115をレジスト膜の開孔126寸法に薄膜105の膜厚の
約２倍程度の値を加えた開孔寸法になってしまう。従っ
てゲート電極107Gの接合面積が広がり接合容量の増加を
招きMESFETの高周波特性を劣化させてしまう。これに対
し、イオンエッチングあるいは反応性イオンエッチング
などの異方性エッチングを用いて薄膜105をエッチング
する方法もある。これらイオンを照射して薄膜105をエ
ッチングする方法は、レジスト膜106の開孔寸法を比較
的忠実に薄膜105にパターン転写できる利点があるもの
の、MESFETの活性層103にダメージを及ぼすためMESFET
の特性劣化を招くという欠点があるため採用できない。
また、上記実施例では、薄膜105がリフトオフ後もその
まま残ってしまう。薄膜105が誘電率の高い物質で構成
されている場合、Ｔ字型の断面形状をもったゲート電極
では、ゲート電極107Gのひさしの部分と活性層103との
間に存在する寄生容量が無視出来なくなってくる。従っ
て、薄膜105はゲート電極17Gを形成後速やかに除去する
ことが望ましいが、ゲート電極107Gに悪影響を与えず薄
膜105を簡便な方法で除去するには、薄膜105の選択自由
度が少なくなるという欠点がある。
（課題を解決するための手段） 本発明にかかる半導体装置用電極の形成方法は、半導
体基板上に第１のレジスト膜を被着し、これに露光処理
と現像処理を施し所定の開口部を有するパターンに形成
する工程と、絶縁物よりなる薄膜、および第２のレジス
ト膜を全面に順次積層させる工程と、前記第２のレジス
ト膜に前記第１のレジスト膜の開口部を含む開口部を形
成する工程と、第２のレジスト膜の開口部を通して前記
薄膜をエッチング除去する工程と、全面に金属膜を被着
する工程と、前記薄膜にエッチングを施し前記第２のレ
ジスト膜上にある金属膜の部分、第２のレジスト膜、薄
膜、第１のレジスト膜を除去する工程を含み半導体基板
上に金属膜でなる電極を形成するものである。
体基板上に第１のレジスト膜を被着し、これに露光処理
と現像処理を施し所定の開口部を有するパターンに形成
する工程と、絶縁物よりなる薄膜、および第２のレジス
ト膜を全面に順次積層させる工程と、前記第２のレジス
ト膜に前記第１のレジスト膜の開口部を含む開口部を形
成する工程と、第２のレジスト膜の開口部を通して前記
薄膜をエッチング除去する工程と、全面に金属膜を被着
する工程と、前記薄膜にエッチングを施し前記第２のレ
ジスト膜上にある金属膜の部分、第２のレジスト膜、薄
膜、第１のレジスト膜を除去する工程を含み半導体基板
上に金属膜でなる電極を形成するものである。
（作用） 本発明は半導体装置用電極の形成において、半導体基
板と接する面積が微小でかつ配線抵抗の小さい電極のパ
ターンが再現性良く形成できる。
板と接する面積が微小でかつ配線抵抗の小さい電極のパ
ターンが再現性良く形成できる。
（実施例） 以下、本発明の一実施例にかかる半導体装置用電極の
形成方法を工程順に示す第１図（ａ）〜（ｆ）を参照し
て説明する。
形成方法を工程順に示す第１図（ａ）〜（ｆ）を参照し
て説明する。
半導体基板101の１主面上に第１のレジスト膜11とし
て、例えばポジタイプの電子線レジストPMMA（ポリメチ
ルメタアクリレート）を膜厚0.5μｍに形成し、これに
所定パターンに電子ビーム10を照射する（第１図
（ａ））。次に、上記第１のレジスト膜11を例えばMIBK
（メチルイソブチルケトン）とIPA（イソプロピルアル
コール）を容積比1:2に混合してなる現像液を用いて現
像し、この第１のレジスト膜11に0.3μｍの開孔11aを形
成する（第１図（ｂ））。次に、全面に薄膜12としてSi
O2膜を一例のスパッタ法で積層したSiO2膜を形成したの
ち、第２のレジスト膜21、例えばAZ1350J（商品名、ヘ
キスト社製）を膜厚1.5μｍに塗着する（第１図
（ｃ））。次に、上記第２のレジスト膜21に露光、現像
処理を施し第１のレジスト膜11の開孔11aを含む広い開
孔21aを形成したのち、この開孔21aを通して前記薄膜12
を例えばふっ化アンモニウム水溶液でエッチングし、半
導体基板101上の第１のレジスト膜と薄膜12にＴ字型の
断面形状をもつ開孔11bを形成する（第１図（ｄ））。
次に、全面に金属膜13を被着（第１図（ｅ））したの
ち、例えばアセトンの如きレジスト剥離液を用いてリフ
トオフを施すことにより、断面形状がＴ字型のパターン
でなるゲート電極13Gが形成される（第１図（ｆ））。
ここで、第１のレジスタ膜11上の薄膜12は、金属膜13に
リフトオフ用スペーサ膜としても機能し、金属膜13のリ
フトオフは容易に行なえる。
て、例えばポジタイプの電子線レジストPMMA（ポリメチ
ルメタアクリレート）を膜厚0.5μｍに形成し、これに
所定パターンに電子ビーム10を照射する（第１図
（ａ））。次に、上記第１のレジスト膜11を例えばMIBK
（メチルイソブチルケトン）とIPA（イソプロピルアル
コール）を容積比1:2に混合してなる現像液を用いて現
像し、この第１のレジスト膜11に0.3μｍの開孔11aを形
成する（第１図（ｂ））。次に、全面に薄膜12としてSi
O2膜を一例のスパッタ法で積層したSiO2膜を形成したの
ち、第２のレジスト膜21、例えばAZ1350J（商品名、ヘ
キスト社製）を膜厚1.5μｍに塗着する（第１図
（ｃ））。次に、上記第２のレジスト膜21に露光、現像
処理を施し第１のレジスト膜11の開孔11aを含む広い開
孔21aを形成したのち、この開孔21aを通して前記薄膜12
を例えばふっ化アンモニウム水溶液でエッチングし、半
導体基板101上の第１のレジスト膜と薄膜12にＴ字型の
断面形状をもつ開孔11bを形成する（第１図（ｄ））。
次に、全面に金属膜13を被着（第１図（ｅ））したの
ち、例えばアセトンの如きレジスト剥離液を用いてリフ
トオフを施すことにより、断面形状がＴ字型のパターン
でなるゲート電極13Gが形成される（第１図（ｆ））。
ここで、第１のレジスタ膜11上の薄膜12は、金属膜13に
リフトオフ用スペーサ膜としても機能し、金属膜13のリ
フトオフは容易に行なえる。
なお、上記実施例では薄膜12としてスパッタ法で形成
したSiO2膜を用いたが、他の形成方法、物質であっても
構わない。これについて、例えばプラズマCVD法で形成
した窒化シリコン膜でもよい。さらに、レジスト膜、露
光法についてもこの限りではない。
したSiO2膜を用いたが、他の形成方法、物質であっても
構わない。これについて、例えばプラズマCVD法で形成
した窒化シリコン膜でもよい。さらに、レジスト膜、露
光法についてもこの限りではない。
以上、述べたように本発明によれば、第１のレジスト
膜の開孔寸法で半導体基板と接する電極パターンの寸法
が決定される。従って、再現性良く容易に微細パターン
の形成が可能となる。そして、第１のレジスト膜の開孔
が薄膜によって保護されているため、第２のレジスト膜
の露光現像処理で第１のレジスト膜の開孔は何も影響を
受けない。また、第１のレジスト膜上に薄膜に設け、こ
れを介して第２のレジスト膜が設けられている構造によ
り、金属膜のリフトオフは極めて容易である。
膜の開孔寸法で半導体基板と接する電極パターンの寸法
が決定される。従って、再現性良く容易に微細パターン
の形成が可能となる。そして、第１のレジスト膜の開孔
が薄膜によって保護されているため、第２のレジスト膜
の露光現像処理で第１のレジスト膜の開孔は何も影響を
受けない。また、第１のレジスト膜上に薄膜に設け、こ
れを介して第２のレジスト膜が設けられている構造によ
り、金属膜のリフトオフは極めて容易である。
さらに、個々のレジスト膜の開孔は第１のレジスト膜
の開孔寸法が第２のレジスト膜の開孔寸法を超えない範
囲で任意に認定可能である。
の開孔寸法が第２のレジスト膜の開孔寸法を超えない範
囲で任意に認定可能である。
次に、活性層へ与えるダメージがないこと、ゲート電
極のひさし部分（Ｔ字型断面の水平部分）と活性層との
間に薄膜が残らない利点もある。
極のひさし部分（Ｔ字型断面の水平部分）と活性層との
間に薄膜が残らない利点もある。
【図面の簡単な説明】 第１図（ａ）〜（ｆ）は本発明にかかる一実施例のMESF
ETの電極形成方法を工程順に示すいずれも断面図、第２
図は従来のMESFETの断面図、第３図はＴ字型断面形状の
電極を有するMESFETの断面図、第４図（ａ）〜（ｄ）は
従来のMESFETの電極形成方法を工程順に示すいずれも断
面図である。 11……第１のレジスト膜 11a……（第１のレジスト膜の）開孔 12……薄膜 21……第２のレジスト膜 11b……（断面Ｔ字型の）開孔 13……金属膜 13G……ゲート電極
ETの電極形成方法を工程順に示すいずれも断面図、第２
図は従来のMESFETの断面図、第３図はＴ字型断面形状の
電極を有するMESFETの断面図、第４図（ａ）〜（ｄ）は
従来のMESFETの電極形成方法を工程順に示すいずれも断
面図である。 11……第１のレジスト膜 11a……（第１のレジスト膜の）開孔 12……薄膜 21……第２のレジスト膜 11b……（断面Ｔ字型の）開孔 13……金属膜 13G……ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (1)
- 【請求項１】半導体基板上に第１のレジスト膜を被着
し、これに露光処理と現像処理を施し所定の開口部を有
するパターンに形成する工程と、絶縁物よりなる薄膜、
および第２のレジスト膜を全面に順次積層させる工程
と、前記第２のレジスト膜に前記第１のレジスト膜の開
口部を含む開口部を形成する工程と、前記第２のレジス
ト膜の開口部を通して前記薄膜をエッチング除去する工
程と、全面に金属膜を被着する工程と、前記薄膜にエッ
チングを施し前記第２のレジスト膜上にある金属膜の部
分、第２のレジスト膜、薄膜、第１のレジスト膜を除去
する工程を含み半導体基板上に前記金属膜でなる電極を
形成する半導体装置用電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010904A JP2788273B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010904A JP2788273B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191347A JPH02191347A (ja) | 1990-07-27 |
| JP2788273B2 true JP2788273B2 (ja) | 1998-08-20 |
Family
ID=11763277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010904A Expired - Lifetime JP2788273B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788273B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3131016B2 (ja) * | 1992-04-08 | 2001-01-31 | 沖電気工業株式会社 | ネガ型レジストパターンの形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246738A (ja) * | 1988-08-09 | 1990-02-16 | Nec Corp | 微細電極の形成法 |
-
1989
- 1989-01-19 JP JP1010904A patent/JP2788273B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191347A (ja) | 1990-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| EXPY | Cancellation because of completion of term | ||
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