JP2914236B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、微細電極の形成方法に関する。
方法に関し、特に、微細電極の形成方法に関する。
【０００２】
【従来の技術】従来より、ＧａＡｓＦＥＴのゲート電極
を形成する工程においては、ゲート抵抗及びゲート基板
間の容量を低くしつつ、ゲート長を微細化するために、
酸化膜開口パターンに金属層を埋め込むことによりＴ型
の断面形状を持つゲート電極を形成する方法が用いられ
ている。
を形成する工程においては、ゲート抵抗及びゲート基板
間の容量を低くしつつ、ゲート長を微細化するために、
酸化膜開口パターンに金属層を埋め込むことによりＴ型
の断面形状を持つゲート電極を形成する方法が用いられ
ている。
【０００３】以下に、電極を埋め込むことによりゲート
電極を形成する従来の工程について説明する。
電極を形成する従来の工程について説明する。
【０００４】図５は、従来の半導体装置におけるゲート
電極の製造方法の一例を示す工程図である。
電極の製造方法の一例を示す工程図である。
【０００５】まず、半絶縁基板５１上に動作層５２を形
成した後、絶縁膜層５３を成膜する（図５（ａ））。
成した後、絶縁膜層５３を成膜する（図５（ａ））。
【０００６】次に、絶縁層膜５３上に第１のレジスト膜
５４を塗布し、露光、現像して、開口パターンを形成す
る（図５（ｂ））。
５４を塗布し、露光、現像して、開口パターンを形成す
る（図５（ｂ））。
【０００７】そして、第１のレジスト膜５４の開口パタ
ーンをマスクとして、異方性ドライエッチング法によ
り、絶縁膜層５３を選択的に除去し、開口パターン６１
を形成した後、第１のレジスト膜５４を除去する（図５
（ｃ））。
ーンをマスクとして、異方性ドライエッチング法によ
り、絶縁膜層５３を選択的に除去し、開口パターン６１
を形成した後、第１のレジスト膜５４を除去する（図５
（ｃ））。
【０００８】第１のレジスト膜５４を除去した後、スパ
ッタ法によりＷＳｉ膜５５を成膜する（図５（ｄ））。
ッタ法によりＷＳｉ膜５５を成膜する（図５（ｄ））。
【０００９】次に、ＷＳｉ膜５５上にスパッタ法により
ＴｉＮ膜５６、Ａｕ膜５７を順次成膜する（図５
（ｅ））。
ＴｉＮ膜５６、Ａｕ膜５７を順次成膜する（図５
（ｅ））。
【００１０】次に、Ａｕ膜５７上に第２のレジスト膜５
８を塗布、露光、現像して、開口パターン６１に位置を
合わせたレジストパターンを形成する（図５（ｆ））。
８を塗布、露光、現像して、開口パターン６１に位置を
合わせたレジストパターンを形成する（図５（ｆ））。
【００１１】そして、形成されたレジストパターンをマ
スクとしてイオンミリング法、異方性ドライエッチング
法を用いて、Ａｕ膜５７、ＴｉＮ膜５６及びＷＳｉ膜５
５を順次選択的に除去し、その後、第２のレジスト膜５
８を剥離液により除去することによりＴ型ゲート電極部
６３を形成する（図５（ｇ））。
スクとしてイオンミリング法、異方性ドライエッチング
法を用いて、Ａｕ膜５７、ＴｉＮ膜５６及びＷＳｉ膜５
５を順次選択的に除去し、その後、第２のレジスト膜５
８を剥離液により除去することによりＴ型ゲート電極部
６３を形成する（図５（ｇ））。
【００１２】
【発明が解決しようとする課題】上述した従来例におい
ては、ゲート長が０．５μｍ以下の微細なゲート電極を
形成する場合、アスペクト比（縦／横の比）が約１以下
の開口パターン内に金属膜を成膜することになる。
ては、ゲート長が０．５μｍ以下の微細なゲート電極を
形成する場合、アスペクト比（縦／横の比）が約１以下
の開口パターン内に金属膜を成膜することになる。
【００１３】しかしながら、上記開口パターン内に、Ｗ
Ｓｉ膜、ＴｉＮ膜およびＡｕ膜を順次成膜する際、開口
パターン内の側壁部の付着膜厚に対して底部の付着膜厚
が薄くなり、成膜工程が進むに従いアスペクト比が加速
的に大きくなってしまう。そのため、成膜される金属膜
の膜厚が開口パターン内の側壁上部においてかなり厚く
なり、側壁下部および底部には金属膜が一定膜厚以上に
被着しなくなる状態となり、いわゆるオーバーハングが
形成されてしまう。
Ｓｉ膜、ＴｉＮ膜およびＡｕ膜を順次成膜する際、開口
パターン内の側壁部の付着膜厚に対して底部の付着膜厚
が薄くなり、成膜工程が進むに従いアスペクト比が加速
的に大きくなってしまう。そのため、成膜される金属膜
の膜厚が開口パターン内の側壁上部においてかなり厚く
なり、側壁下部および底部には金属膜が一定膜厚以上に
被着しなくなる状態となり、いわゆるオーバーハングが
形成されてしまう。
【００１４】例えば、図５に示したゲート形成工程にお
いて、開口幅０．５μｍ、深さ０．４μｍの開口パター
ン４１上に、平坦部の膜厚でそれぞれ、１００ｎｍ、２
００ｎｍ及び４００ｎｍの厚さのＷＳｉ膜、ＴｉＮ膜及
びＡｕ膜を成膜した場合、ＴｉＮ膜の開口パターン４１
の側壁上部における被着厚さをＴ51Q、側壁下部におけ
る被着厚さをＴ51P、底部における被着厚さをＴ51Bとす
ると、それぞれは、 Ｔ51Q＝２５ｎｍ，Ｔ51P＝１３ｎｍ，Ｔ51B＝２０ｎｍ となる。
いて、開口幅０．５μｍ、深さ０．４μｍの開口パター
ン４１上に、平坦部の膜厚でそれぞれ、１００ｎｍ、２
００ｎｍ及び４００ｎｍの厚さのＷＳｉ膜、ＴｉＮ膜及
びＡｕ膜を成膜した場合、ＴｉＮ膜の開口パターン４１
の側壁上部における被着厚さをＴ51Q、側壁下部におけ
る被着厚さをＴ51P、底部における被着厚さをＴ51Bとす
ると、それぞれは、 Ｔ51Q＝２５ｎｍ，Ｔ51P＝１３ｎｍ，Ｔ51B＝２０ｎｍ となる。
【００１５】また、Ａｕ膜の開口パターン４１の側壁上
部における被着厚さをＴ52Q、側壁下部における被着厚
さをＴ52P、底部における被着厚さをＴ52Bとすると、そ
れぞれは、 Ｔ52Q＝２０ｎｍ，Ｔ52P＝４ｎｍ，Ｔ52B＝１０ｎｍ となる。
部における被着厚さをＴ52Q、側壁下部における被着厚
さをＴ52P、底部における被着厚さをＴ52Bとすると、そ
れぞれは、 Ｔ52Q＝２０ｎｍ，Ｔ52P＝４ｎｍ，Ｔ52B＝１０ｎｍ となる。
【００１６】ここで、Ａｕ膜層においては、ショットキ
ーメタルであるＷＳｉより低抵抗であることから、ゲー
ト抵抗を低減させる目的で用いられている。そのため、
開口パターン４１の底部及び側壁下部の膜厚が減少する
と、ゲート抵抗が増加してしまう。また、ＴｉＮ層にお
いては、Ａｕがショットキー層に拡散するのを防ぐため
のバリアメタルとして用いられている。そのため、開口
パターン４１の底部及び側壁部下の膜厚が減少すると、
ＦＥＴの信頼性が低下してしまうという問題がある。
ーメタルであるＷＳｉより低抵抗であることから、ゲー
ト抵抗を低減させる目的で用いられている。そのため、
開口パターン４１の底部及び側壁下部の膜厚が減少する
と、ゲート抵抗が増加してしまう。また、ＴｉＮ層にお
いては、Ａｕがショットキー層に拡散するのを防ぐため
のバリアメタルとして用いられている。そのため、開口
パターン４１の底部及び側壁部下の膜厚が減少すると、
ＦＥＴの信頼性が低下してしまうという問題がある。
【００１７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、ゲート抵抗
の低減及びＦＥＴの信頼性の向上を図ることができる半
導体装置の製造方法を提供することを目的とする。
する問題点に鑑みてなされたものであって、ゲート抵抗
の低減及びＦＥＴの信頼性の向上を図ることができる半
導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板上に開口パターンを形成し、該
開口パターン上にゲート電極部を形成する半導体の製造
方法において、前記半導体基板上に絶縁膜層を成膜し、
前記絶縁膜層上に第１のレジスト膜を形成し、前記第１
のレジスト膜上に前記開口パターンを形成し、前記開口
パターンにおける前記第１のレジスト膜及び前記絶縁膜
層を除去し、前記絶縁膜層上の第１のレジスト膜を除去
し、前記絶縁膜層上及び前記開口パターン上に第１の金
属膜を成膜し、前記開口パターン上に該開口パターンよ
りも幅の広いレジスト開口パターンが形成されるように
前記第１の金属膜上に逆テーパー形状を有する第２のレ
ジスト膜を形成し、前記レジスト開口パターン及び前記
第２のレジスト膜上に第２の金属膜をスパッタ法により
成膜し、前記第２のレジスト膜上の前記第２の金属膜を
リフトオフ法により除去し、前記第２のレジスト膜をリ
フトオフ法により除去し、前記第２のレジスト膜が形成
されていた部分における前記第１の金属膜を除去するこ
とを特徴とする。
に本発明は、半導体基板上に開口パターンを形成し、該
開口パターン上にゲート電極部を形成する半導体の製造
方法において、前記半導体基板上に絶縁膜層を成膜し、
前記絶縁膜層上に第１のレジスト膜を形成し、前記第１
のレジスト膜上に前記開口パターンを形成し、前記開口
パターンにおける前記第１のレジスト膜及び前記絶縁膜
層を除去し、前記絶縁膜層上の第１のレジスト膜を除去
し、前記絶縁膜層上及び前記開口パターン上に第１の金
属膜を成膜し、前記開口パターン上に該開口パターンよ
りも幅の広いレジスト開口パターンが形成されるように
前記第１の金属膜上に逆テーパー形状を有する第２のレ
ジスト膜を形成し、前記レジスト開口パターン及び前記
第２のレジスト膜上に第２の金属膜をスパッタ法により
成膜し、前記第２のレジスト膜上の前記第２の金属膜を
リフトオフ法により除去し、前記第２のレジスト膜をリ
フトオフ法により除去し、前記第２のレジスト膜が形成
されていた部分における前記第１の金属膜を除去するこ
とを特徴とする。
【００１９】また、前記絶縁膜層の除去は、エッチング
によることを特徴とする。
によることを特徴とする。
【００２０】また、前記第１の金属膜の除去は、前記第
２の金属膜をマスクとしたエッチングによることを特徴
とする。
２の金属膜をマスクとしたエッチングによることを特徴
とする。
【００２１】また、半導体基板上に開口パターンを形成
し、該開口パターン上にゲート電極部を形成する半導体
の製造方法において、前記半導体基板上に絶縁膜層を成
膜し、前記絶縁膜層上に第１のレジスト膜を形成し、前
記第１のレジスト膜上に前記開口パターンを形成し、前
記開口パターンにおける前記第１のレジスト膜及び前記
絶縁膜層を除去し、前記絶縁膜層上の第１のレジスト膜
を除去し、前記開口パターン上に前記開口パターンより
も幅の広いレジスト開口パターンが形成されるように前
記絶縁層膜上に逆テーパー形状を有する第２のレジスト
膜を形成し、前記レジスト開口パターン及び前記第２の
レジスト膜上に金属膜をスパッタ法により成膜し、前記
第２のレジスト膜上の前記金属膜をリフトオフ法により
除去し、前記第２のレジスト膜をリフトオフ法により除
去することを特徴とする。
し、該開口パターン上にゲート電極部を形成する半導体
の製造方法において、前記半導体基板上に絶縁膜層を成
膜し、前記絶縁膜層上に第１のレジスト膜を形成し、前
記第１のレジスト膜上に前記開口パターンを形成し、前
記開口パターンにおける前記第１のレジスト膜及び前記
絶縁膜層を除去し、前記絶縁膜層上の第１のレジスト膜
を除去し、前記開口パターン上に前記開口パターンより
も幅の広いレジスト開口パターンが形成されるように前
記絶縁層膜上に逆テーパー形状を有する第２のレジスト
膜を形成し、前記レジスト開口パターン及び前記第２の
レジスト膜上に金属膜をスパッタ法により成膜し、前記
第２のレジスト膜上の前記金属膜をリフトオフ法により
除去し、前記第２のレジスト膜をリフトオフ法により除
去することを特徴とする。
【００２２】また、前記絶縁膜層の除去は、エッチング
によることを特徴とする。
によることを特徴とする。
【００２３】（作用）上記のように構成された本発明に
おいては、開口パターン上に開口パターンよりも幅の広
いレジスト開口パターンが形成されるように逆テーパー
形状をした第２のレジスト膜が形成されるので、金属膜
成膜の際に、ターゲットから放出されたターゲット原子
の一部が第２のレジスト膜により遮蔽され、開口パター
ンの側壁部に被着されない。なお、開口パターンの底部
においては、開口パターン自身によりターゲット原子が
遮蔽されるため、第２のレジスト膜の存在の有無による
影響はない。
おいては、開口パターン上に開口パターンよりも幅の広
いレジスト開口パターンが形成されるように逆テーパー
形状をした第２のレジスト膜が形成されるので、金属膜
成膜の際に、ターゲットから放出されたターゲット原子
の一部が第２のレジスト膜により遮蔽され、開口パター
ンの側壁部に被着されない。なお、開口パターンの底部
においては、開口パターン自身によりターゲット原子が
遮蔽されるため、第２のレジスト膜の存在の有無による
影響はない。
【００２４】このように、第２のレジスト膜の存在によ
り、開口パターンの底部におけるターゲット原子の被着
量は変わらずに開口パターンの側壁部におけるターゲッ
ト原子の被着量が減少する。
り、開口パターンの底部におけるターゲット原子の被着
量は変わらずに開口パターンの側壁部におけるターゲッ
ト原子の被着量が減少する。
【００２５】
【実施の形態】以下に、本発明の実施の形態について図
面を参照して説明する。
面を参照して説明する。
【００２６】（第１の実施の形態）図１は、本発明の半
導体製造方法の実施の第１の形態を示す工程図である。
導体製造方法の実施の第１の形態を示す工程図である。
【００２７】まず、ＧａＡｓからなる半絶縁基板１上に
イオン注入法によりｎ型ＧａＡｓからなる動作層２を厚
さ１００ｎｍ程度形成した後、ＬＰ−ＣＶＤ法によりＳ
ｉＯ 2膜からなる絶縁膜層３を厚さ４００ｎｍ程度成膜
する（図１（ａ））。
イオン注入法によりｎ型ＧａＡｓからなる動作層２を厚
さ１００ｎｍ程度形成した後、ＬＰ−ＣＶＤ法によりＳ
ｉＯ 2膜からなる絶縁膜層３を厚さ４００ｎｍ程度成膜
する（図１（ａ））。
【００２８】次に、絶縁層膜３上に第１のレジスト膜４
を厚さ１μｍ程度塗布し、ＵＶ光を用いた露光、アルカ
リ現像液を用いた現像をそれぞれ行い、ライン状の開口
パターンを形成する（図１（ｂ））。ここで、形成する
ライン状パターンは例えば幅０．５μｍ、長さ１００μ
ｍのものとする。
を厚さ１μｍ程度塗布し、ＵＶ光を用いた露光、アルカ
リ現像液を用いた現像をそれぞれ行い、ライン状の開口
パターンを形成する（図１（ｂ））。ここで、形成する
ライン状パターンは例えば幅０．５μｍ、長さ１００μ
ｍのものとする。
【００２９】そして、第１のレジスト膜４の開口パター
ンをマスクとして、異方性ドライエッチング法により、
絶縁膜層３を選択的に除去し、開口パターン１１を形成
した後、第１のレジスト膜４を除去する（図１
（ｃ））。このときの開口パターン１１の断面形状は、
幅０．５μｍ、深さ０．４μｍであり、アスペクト比は
０．８である。
ンをマスクとして、異方性ドライエッチング法により、
絶縁膜層３を選択的に除去し、開口パターン１１を形成
した後、第１のレジスト膜４を除去する（図１
（ｃ））。このときの開口パターン１１の断面形状は、
幅０．５μｍ、深さ０．４μｍであり、アスペクト比は
０．８である。
【００３０】第１のレジスト膜４を除去した後、スパッ
タ法により平坦部において膜厚１００ｎｍとなる第１の
金属膜であるＷＳｉ膜５を成膜する（図１（ｄ））。成
膜したＷＳｉ膜５の膜厚は、開口パターン１１の側壁部
においては７０ｎｍ、底部においては３０ｎｍとなる。
したがって、ＷＳｉ膜５の被着後の開口パターン１１に
おいては、幅０．３６μｍ、深さ０．４７μｍとなり、
これによりアスペクト比は１．３となる。
タ法により平坦部において膜厚１００ｎｍとなる第１の
金属膜であるＷＳｉ膜５を成膜する（図１（ｄ））。成
膜したＷＳｉ膜５の膜厚は、開口パターン１１の側壁部
においては７０ｎｍ、底部においては３０ｎｍとなる。
したがって、ＷＳｉ膜５の被着後の開口パターン１１に
おいては、幅０．３６μｍ、深さ０．４７μｍとなり、
これによりアスペクト比は１．３となる。
【００３１】次に、露光光に対して高い吸収性能を持つ
ネガ型レジストを塗布して第２のレジスト膜６を形成
し、露光マスクを用いて絶縁膜層３の開口パターン１１
上に逆テーパーの側壁形状を有し、開口パターン１１よ
りも幅が広いレジスト開口パターン１２を形成する（図
１（ｅ））。
ネガ型レジストを塗布して第２のレジスト膜６を形成
し、露光マスクを用いて絶縁膜層３の開口パターン１１
上に逆テーパーの側壁形状を有し、開口パターン１１よ
りも幅が広いレジスト開口パターン１２を形成する（図
１（ｅ））。
【００３２】次に、レジスト開口パターン１２及び第２
のレジスト膜６上にスパッタ法を用いて、第２の金属膜
であるＴｉＮ膜７およびＡｕ膜８を順次成膜する（図１
（ｆ））。成膜膜厚は、平坦部の膜厚で、例えばＴｉＮ
膜７を２００ｎｍ、Ａｕ膜８を４００ｎｍとする。
のレジスト膜６上にスパッタ法を用いて、第２の金属膜
であるＴｉＮ膜７およびＡｕ膜８を順次成膜する（図１
（ｆ））。成膜膜厚は、平坦部の膜厚で、例えばＴｉＮ
膜７を２００ｎｍ、Ａｕ膜８を４００ｎｍとする。
【００３３】ここで、レジスト開口パターン１２の断面
形状を逆テーパーとしたのは、レジスト開口パターン１
２の側壁部にＴｉＮ膜７およびＡｕ膜８が被着しないよ
うにするためであり、ポジレジストと画像反転技術を用
いた場合において同様の逆テーパー形状を得ることがで
きる。基板に対する第２のレジスト６の側壁角の範囲
は、８９°〜４５°程度が適当である。
形状を逆テーパーとしたのは、レジスト開口パターン１
２の側壁部にＴｉＮ膜７およびＡｕ膜８が被着しないよ
うにするためであり、ポジレジストと画像反転技術を用
いた場合において同様の逆テーパー形状を得ることがで
きる。基板に対する第２のレジスト６の側壁角の範囲
は、８９°〜４５°程度が適当である。
【００３４】その後、第２のレジスト膜６並びに第２の
レジスト膜６上に被着したＴｉＮ膜７及びＡｕ膜８をリ
フトオフ法により除去した後、Ａｕ膜８をマスクとして
異方性ドライエッチング法によりＷＳｉ膜５を選択的に
除去してＴ型ゲート電極部１３を形成する（図１
（ｇ））。
レジスト膜６上に被着したＴｉＮ膜７及びＡｕ膜８をリ
フトオフ法により除去した後、Ａｕ膜８をマスクとして
異方性ドライエッチング法によりＷＳｉ膜５を選択的に
除去してＴ型ゲート電極部１３を形成する（図１
（ｇ））。
【００３５】図３は、上記工程により製造された半導体
装置の平面図である。
装置の平面図である。
【００３６】以上の工程において得られる効果は、第２
のレジスト膜６の膜厚、開口パターン１１とレジスト開
口パターン１２との距離及び開口パターン１１のアスペ
クト比に依存する。
のレジスト膜６の膜厚、開口パターン１１とレジスト開
口パターン１２との距離及び開口パターン１１のアスペ
クト比に依存する。
【００３７】以下に、図４を用いてＴｉＮ膜７、Ａｕ膜
８の成膜装置内の配置を含めて、レジスト開口パターン
１２の形状と開口パターン１１に被着する金属膜厚との
関係について説明する。
８の成膜装置内の配置を含めて、レジスト開口パターン
１２の形状と開口パターン１１に被着する金属膜厚との
関係について説明する。
【００３８】図４は、本発明の半導体製造方法における
レジスト開口パターン１２の形状と開口パターン１１に
被着する金属膜厚との関係について説明するための図で
ある。
レジスト開口パターン１２の形状と開口パターン１１に
被着する金属膜厚との関係について説明するための図で
ある。
【００３９】図４に示すように、開口パターン１１の幅
をａ、開口パターン１１の深さをｂ、開口パターン１１
とレジスト開口パターン１２との間の距離をｃ、第２の
レジスト膜６の厚さをｄとすると、これらの値の間にお
いては下記のいずれかの条件が満たされる。
をａ、開口パターン１１の深さをｂ、開口パターン１１
とレジスト開口パターン１２との間の距離をｃ、第２の
レジスト膜６の厚さをｄとすると、これらの値の間にお
いては下記のいずれかの条件が満たされる。
【００４０】ｂ／ａ＞ｄ／ｃ ・・・（条件Ａ） ｂ／ａ＝ｄ／ｃ ・・・（条件Ｂ） ｂ／ａ＜ｄ／ｃ ・・・（条件Ｃ） 以下に、上述した各条件における開口パターン１１に被
着する金属膜厚について説明する。
着する金属膜厚について説明する。
【００４１】（１）条件Ａまたは条件Ｂの場合 開口パターン１１の側壁下部の点Ｐにおいては、開口パ
ターン自身の遮蔽により、ターゲット４２上の点Ｘ0と
点Ｘ1との間に位置する点から放出されたターゲット原
子のみが、直線的に入射し、被着する。この場合、レジ
スト開口パターン１２は、点Ｐに被着するターゲット原
子を遮蔽しない。
ターン自身の遮蔽により、ターゲット４２上の点Ｘ0と
点Ｘ1との間に位置する点から放出されたターゲット原
子のみが、直線的に入射し、被着する。この場合、レジ
スト開口パターン１２は、点Ｐに被着するターゲット原
子を遮蔽しない。
【００４２】一方、開口パターン１１の側壁上部の点Ｑ
においては、開口パターン１１自身の遮蔽は無いため、
レジスト開口パターン１２が無ければ、ターゲット４２
上の点Ｘ0とターゲットの端部にある点Ｘ3との間に位置
する点から放出されたターゲット原子が全て直線的に入
射し、被着する。しかし、レジスト開口パターン１２が
ある場合は、レジスト開口パターン１２の遮蔽により、
側壁上部の点Ｑには、ターゲット４２上の点Ｘ0と点Ｘ2
との間に位置する点から放出されたターゲット原子のみ
が被着する。すなわち、点Ｘ2と点Ｘ3との間に位置する
点から放出されたターゲット原子は、レジスト開口パタ
ーン１２により遮蔽されるため、点Ｑには被着しない。
においては、開口パターン１１自身の遮蔽は無いため、
レジスト開口パターン１２が無ければ、ターゲット４２
上の点Ｘ0とターゲットの端部にある点Ｘ3との間に位置
する点から放出されたターゲット原子が全て直線的に入
射し、被着する。しかし、レジスト開口パターン１２が
ある場合は、レジスト開口パターン１２の遮蔽により、
側壁上部の点Ｑには、ターゲット４２上の点Ｘ0と点Ｘ2
との間に位置する点から放出されたターゲット原子のみ
が被着する。すなわち、点Ｘ2と点Ｘ3との間に位置する
点から放出されたターゲット原子は、レジスト開口パタ
ーン１２により遮蔽されるため、点Ｑには被着しない。
【００４３】以上のことより、条件Ａまたは条件Ｂを満
たすようにレジスト開口パターン１２を設けた場合は、
開口パターン１１の側壁下部の点Ｐ及び底部における被
着膜厚を減らすことなく、側壁上部の点Ｑにおける被着
膜厚を減らすことが可能となる。さらに、点Ｑの被着膜
厚の減少により、シャドーイングの効果を低減できるた
め、点Ｐや底部における被着膜厚は増加する。なお、上
記効果は、条件Ｂが満たされるときに最も顕著に現れ
る。
たすようにレジスト開口パターン１２を設けた場合は、
開口パターン１１の側壁下部の点Ｐ及び底部における被
着膜厚を減らすことなく、側壁上部の点Ｑにおける被着
膜厚を減らすことが可能となる。さらに、点Ｑの被着膜
厚の減少により、シャドーイングの効果を低減できるた
め、点Ｐや底部における被着膜厚は増加する。なお、上
記効果は、条件Ｂが満たされるときに最も顕著に現れ
る。
【００４４】（２）条件Ｃの場合 開口パターン１１の側壁上部の点Ｐ、側面下部の点Ｑ及
び底部における被着膜厚は、レジスト開口パターン１２
の遮蔽により、共に減少する。ただし、ｄ／ｃの値の増
加に従って、開口パターン１１の側壁部の被着膜厚に対
する底部の被着膜厚の比は単調に増加する。すなわち、
ｄ／ｃの値を非常に大きくすれば、開口パターン１１の
底部にのみ選択的に金属膜を被着させることができる。
び底部における被着膜厚は、レジスト開口パターン１２
の遮蔽により、共に減少する。ただし、ｄ／ｃの値の増
加に従って、開口パターン１１の側壁部の被着膜厚に対
する底部の被着膜厚の比は単調に増加する。すなわち、
ｄ／ｃの値を非常に大きくすれば、開口パターン１１の
底部にのみ選択的に金属膜を被着させることができる。
【００４５】以下に、条件Ｂを満たす場合における金属
膜成膜状態について具体的な数値を挙げて説明する。
膜成膜状態について具体的な数値を挙げて説明する。
【００４６】開口パターン１１の断面形状を、例えば幅
ａ＝０．３６μｍ、深さｂ＝０．４７μｍとし、それに
よりアスペクト比がｂ／ａ＝１．３となるので、例えば
開口パターン１１からレジスト開口パターン１２までの
距離をｃ＝５μｍ、第２のレジスト膜６の厚さをｄ＝
６．５μｍというようにｂ／ａ＝ｄ／ｃ＝１．３となる
ようにする。すなわちレジスト開口パターン１２の幅を
１０．３６μｍ、深さを６．５μｍとする。
ａ＝０．３６μｍ、深さｂ＝０．４７μｍとし、それに
よりアスペクト比がｂ／ａ＝１．３となるので、例えば
開口パターン１１からレジスト開口パターン１２までの
距離をｃ＝５μｍ、第２のレジスト膜６の厚さをｄ＝
６．５μｍというようにｂ／ａ＝ｄ／ｃ＝１．３となる
ようにする。すなわちレジスト開口パターン１２の幅を
１０．３６μｍ、深さを６．５μｍとする。
【００４７】上記形状をもつレジスト開口パターン１２
を用いた場合、ＴｉＮ膜７の側壁上部の点Ｑにおける被
着厚さをＴ1Q、側壁下部の点Ｐにおける被着厚さを
Ｔ1P、開口パターン底部における被着厚さをＴ1Bとする
と、それぞれは、 Ｔ1Q＝１５ｎｍ、Ｔ1P＝１３ｎｍ、Ｔ1B＝４０ｎｍ となる。
を用いた場合、ＴｉＮ膜７の側壁上部の点Ｑにおける被
着厚さをＴ1Q、側壁下部の点Ｐにおける被着厚さを
Ｔ1P、開口パターン底部における被着厚さをＴ1Bとする
と、それぞれは、 Ｔ1Q＝１５ｎｍ、Ｔ1P＝１３ｎｍ、Ｔ1B＝４０ｎｍ となる。
【００４８】また、Ａｕ膜８の側壁上部の点Ｑにおける
被着厚さをＴ2Q、側壁下部の点Ｐにおける被着厚さをＴ
2P、開口パターン底部における被着厚さをＴ2Bとすると
それぞれは、 Ｔ2Q＝１０ｎｍ、Ｔ2P＝８ｎｍ、Ｔ2B＝４０ｎｍ となる。
被着厚さをＴ2Q、側壁下部の点Ｐにおける被着厚さをＴ
2P、開口パターン底部における被着厚さをＴ2Bとすると
それぞれは、 Ｔ2Q＝１０ｎｍ、Ｔ2P＝８ｎｍ、Ｔ2B＝４０ｎｍ となる。
【００４９】上記のように従来例に比べて、開口パター
ン１１の側壁上部における被着膜厚が減少し、それに伴
いシャドーイングが抑制されて底部における被着膜厚が
増加する。
ン１１の側壁上部における被着膜厚が減少し、それに伴
いシャドーイングが抑制されて底部における被着膜厚が
増加する。
【００５０】なお、ｃとｄの値より決まるレジスト開口
パターン１２の形状は、条件Ｂを満たしていれば、上記
以外の値でも良いが、ｃ、ｄの値の下限においては、ウ
ェハー４１とターゲット４２との間の距離Ｌ、ターゲッ
ト４２の径ｒより決まり、また、ｃ、ｄの値の上限にお
いては、プロセス技術にのみ制約され、大きな値を設定
するほど、開口パターン１１の側壁上部における被着膜
厚が減少し、底部における被着膜厚が増加する。
パターン１２の形状は、条件Ｂを満たしていれば、上記
以外の値でも良いが、ｃ、ｄの値の下限においては、ウ
ェハー４１とターゲット４２との間の距離Ｌ、ターゲッ
ト４２の径ｒより決まり、また、ｃ、ｄの値の上限にお
いては、プロセス技術にのみ制約され、大きな値を設定
するほど、開口パターン１１の側壁上部における被着膜
厚が減少し、底部における被着膜厚が増加する。
【００５１】（第２の実施の形態）図２は、本発明の半
導体製造方法の実施の第２の形態を示す工程図である。
導体製造方法の実施の第２の形態を示す工程図である。
【００５２】まず、ＧａＡｓからなる半絶縁基板２１上
にイオン注入法によりｎ型ＧａＡｓからなる動作層２２
を厚さ１００ｎｍ程度形成した後、ＬＰ−ＣＶＤ法によ
りＳｉＯ2膜からなる絶縁膜層２３を厚さ４００ｎｍ程
度成膜する（図２（ａ））。
にイオン注入法によりｎ型ＧａＡｓからなる動作層２２
を厚さ１００ｎｍ程度形成した後、ＬＰ−ＣＶＤ法によ
りＳｉＯ2膜からなる絶縁膜層２３を厚さ４００ｎｍ程
度成膜する（図２（ａ））。
【００５３】次に、絶縁層膜２３上に第１のレジスト膜
２４を厚さ１μｍ程度塗布し、ＵＶ光を用いた露光、ア
ルカリ現像液を用いた現像をそれぞれ行い、ライン状の
開口パターンを形成する（図２（ｂ））。ここで、形成
するライン状パターンは例えば幅０．５μｍ、長さ１０
０μｍのものとする。
２４を厚さ１μｍ程度塗布し、ＵＶ光を用いた露光、ア
ルカリ現像液を用いた現像をそれぞれ行い、ライン状の
開口パターンを形成する（図２（ｂ））。ここで、形成
するライン状パターンは例えば幅０．５μｍ、長さ１０
０μｍのものとする。
【００５４】そして、第１のレジスト膜２４の開口パタ
ーンをマスクとして、異方性ドライエッチング法によ
り、絶縁膜層２３を選択的に除去し、開口パターン３１
を形成した後、第１のレジスト膜２４を除去する（図１
（ｃ））。このときの開口パターン２１の断面形状は、
幅０．５μｍ、深さ０．４μｍであり、アスペクト比は
０．８である。
ーンをマスクとして、異方性ドライエッチング法によ
り、絶縁膜層２３を選択的に除去し、開口パターン３１
を形成した後、第１のレジスト膜２４を除去する（図１
（ｃ））。このときの開口パターン２１の断面形状は、
幅０．５μｍ、深さ０．４μｍであり、アスペクト比は
０．８である。
【００５５】次に、露光光に対して高い吸収性能を持つ
ネガ型レジストを塗布して第２のレジスト膜２５を形成
し、露光マスクを用いて絶縁膜層２３の開口パターン３
１上に逆テーパーの側壁形状を有し、開口パターン３１
よりも幅が広い開口パターン３２を形成する（図２
（ｄ））。
ネガ型レジストを塗布して第２のレジスト膜２５を形成
し、露光マスクを用いて絶縁膜層２３の開口パターン３
１上に逆テーパーの側壁形状を有し、開口パターン３１
よりも幅が広い開口パターン３２を形成する（図２
（ｄ））。
【００５６】次に、レジスト開口パターン３２及び第２
のレジスト膜２５上にスパッタ法を用いて、金属膜であ
るＷＳｉ膜２６、ＴｉＮ膜２７及びＡｕ膜２８を順次成
膜する（図２（ｅ））。成膜膜厚は、平坦部の膜厚で、
例えばＷＳｉ膜２６を１００ｎｍ、ＴｉＮ膜２７を２０
０ｎｍ、Ａｕ膜２８を４００ｎｍとする。
のレジスト膜２５上にスパッタ法を用いて、金属膜であ
るＷＳｉ膜２６、ＴｉＮ膜２７及びＡｕ膜２８を順次成
膜する（図２（ｅ））。成膜膜厚は、平坦部の膜厚で、
例えばＷＳｉ膜２６を１００ｎｍ、ＴｉＮ膜２７を２０
０ｎｍ、Ａｕ膜２８を４００ｎｍとする。
【００５７】ここで、レジスト開口パターン３２の断面
形状を逆テーパーとしたのは、レジスト開口パターン３
２の側壁部にＷＳｉ膜２６、ＴｉＮ膜２７及びＡｕ膜２
８が被着しないようにするためであり、ポジレジストと
画像反転技術を用いた場合において同様の逆テーパー形
状を得ることができる。基板に対する第２のレジスト２
５の側壁角の範囲は、８９°〜４５°程度が適当であ
る。
形状を逆テーパーとしたのは、レジスト開口パターン３
２の側壁部にＷＳｉ膜２６、ＴｉＮ膜２７及びＡｕ膜２
８が被着しないようにするためであり、ポジレジストと
画像反転技術を用いた場合において同様の逆テーパー形
状を得ることができる。基板に対する第２のレジスト２
５の側壁角の範囲は、８９°〜４５°程度が適当であ
る。
【００５８】その後、第２のレジスト膜２５並びに第２
のレジスト膜２５上に被着したＷＳｉ膜２６、ＴｉＮ膜
２７及びＡｕ膜２８をリフトオフ法により除去してＴ型
ゲート電極部３３を形成する（図２（ｆ））。
のレジスト膜２５上に被着したＷＳｉ膜２６、ＴｉＮ膜
２７及びＡｕ膜２８をリフトオフ法により除去してＴ型
ゲート電極部３３を形成する（図２（ｆ））。
【００５９】以上の工程において得られる効果は、第１
の実施の形態同様に、第２のレジスト膜２５の膜厚、開
口パターン３１とレジスト開口パターン３２との距離及
び開口パターン３１のアスペクト比に依存する。
の実施の形態同様に、第２のレジスト膜２５の膜厚、開
口パターン３１とレジスト開口パターン３２との距離及
び開口パターン３１のアスペクト比に依存する。
【００６０】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。
ているので以下に記載するような効果を奏する。
【００６１】請求項１〜請求項３に記載のものにおいて
は、開口パターン上に開口パターンよりも幅の広いレジ
スト開口パターンが形成されるように第１の金属膜上に
逆テーパー形状をした第２のレジスト膜を形成したた
め、金属膜成膜の際に、ターゲットから放出されたター
ゲット原子の一部を第２のレジスト膜により遮蔽して、
開口パターンの底部におけるターゲット原子の被着量を
変えずに開口パターンの側壁部におけるターゲット原子
の被着量を減らすことができる。
は、開口パターン上に開口パターンよりも幅の広いレジ
スト開口パターンが形成されるように第１の金属膜上に
逆テーパー形状をした第２のレジスト膜を形成したた
め、金属膜成膜の際に、ターゲットから放出されたター
ゲット原子の一部を第２のレジスト膜により遮蔽して、
開口パターンの底部におけるターゲット原子の被着量を
変えずに開口パターンの側壁部におけるターゲット原子
の被着量を減らすことができる。
【００６２】このため、開口パターンにおける金属膜の
被着量を均等化することができ、ゲート抵抗の低減及び
ＦＥＴの信頼性の向上を図ることができる。
被着量を均等化することができ、ゲート抵抗の低減及び
ＦＥＴの信頼性の向上を図ることができる。
【００６３】また、スパッタ時のコリメータとして用い
る第２のレジスト膜を第１の金属膜上に設けたため、レ
ジストからの脱ガスによりゲート下のＧａＡｓ表面が汚
染されることが無く、良好なショットキー界面を得るこ
とができる。
る第２のレジスト膜を第１の金属膜上に設けたため、レ
ジストからの脱ガスによりゲート下のＧａＡｓ表面が汚
染されることが無く、良好なショットキー界面を得るこ
とができる。
【００６４】請求項４及び請求項５に記載のものにおい
ては、第２のレジスト膜形成後に金属膜を形成する構成
としたため、請求項１〜請求項３に記載のものよりもさ
らに効果的に開口パターンの側壁部上部への被着量を低
減させることができ、それにより、ゲート抵抗の低減及
びＦＥＴの信頼性の向上をさらに図ることができる。ま
た、金属膜の全てを第２のレジスト膜形成後に成膜する
ため、請求項１〜請求項３に記載のものと比べて短い工
程によりゲート形成が可能である。
ては、第２のレジスト膜形成後に金属膜を形成する構成
としたため、請求項１〜請求項３に記載のものよりもさ
らに効果的に開口パターンの側壁部上部への被着量を低
減させることができ、それにより、ゲート抵抗の低減及
びＦＥＴの信頼性の向上をさらに図ることができる。ま
た、金属膜の全てを第２のレジスト膜形成後に成膜する
ため、請求項１〜請求項３に記載のものと比べて短い工
程によりゲート形成が可能である。
【図面の簡単な説明】
【図１】本発明の半導体製造方法の実施の第１の形態を
示す工程図である。
示す工程図である。
【図２】本発明の半導体製造方法の実施の第２の形態を
示す工程図である。
示す工程図である。
【図３】本発明により製造された半導体装置の平面図で
ある。
ある。
【図４】本発明の半導体製造方法におけるレジスト開口
パターンの形状と開口パターンに被着する金属膜厚との
関係について説明するための図である。
パターンの形状と開口パターンに被着する金属膜厚との
関係について説明するための図である。
【図５】従来の半導体装置におけるゲート電極の製造方
法の一例を示す工程図である。
法の一例を示す工程図である。
１，２１ 半絶縁性基板 ２，２２ 動作層 ３，２２ 絶縁膜層 ４，２４ 第１のレジスト膜 ５，２６ ＷＳｉ膜 ６，２５ 第２のレジスト膜 ７，２７ ＴｉＮ膜 ８，２８ Ａｕ膜 １１，３１ 開口パターン １２，３２ レジスト開口パターン １３，３３ Ｔ型ゲート電極部 ４１ ウェハー ４２ ターゲット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 半導体基板上に開口パターンを形成し、
該開口パターン上にゲート電極部を形成する半導体の製
造方法において、 前記半導体基板上に絶縁膜層を成膜し、 前記絶縁膜層上に第１のレジスト膜を形成し、 前記第１のレジスト膜上に前記開口パターンを形成し、 前記開口パターンにおける前記第１のレジスト膜及び前
記絶縁膜層を除去し、 前記絶縁膜層上の第１のレジスト膜を除去し、 前記絶縁膜層上及び前記開口パターン上に第１の金属膜
を成膜し、 前記開口パターン上に該開口パターンよりも幅の広いレ
ジスト開口パターンが形成されるように前記第１の金属
膜上に逆テーパー形状を有する第２のレジスト膜を形成
し、 前記レジスト開口パターン及び前記第２のレジスト膜上
に第２の金属膜をスパッタ法により成膜し、 前記第２のレジスト膜上の前記第２の金属膜をリフトオ
フ法により除去し、 前記第２のレジスト膜をリフトオフ法により除去し、 前記第２のレジスト膜が形成されていた部分における前
記第１の金属膜を除去することを特徴とする半導体装置
の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記絶縁膜層の除去は、エッチングによることを特徴と
する半導体装置の製造方法。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置の製造方法において、 前記第１の金属膜の除去は、前記第２の金属膜をマスク
としたエッチングによることを特徴とする半導体装置の
製造方法。 - 【請求項４】 半導体基板上に開口パターンを形成し、
該開口パターン上にゲート電極部を形成する半導体の製
造方法において、 前記半導体基板上に絶縁膜層を成膜し、 前記絶縁膜層上に第１のレジスト膜を形成し、 前記第１のレジスト膜上に前記開口パターンを形成し、 前記開口パターンにおける前記第１のレジスト膜及び前
記絶縁膜層を除去し、 前記絶縁膜層上の第１のレジスト膜を除去し、 前記開口パターン上に前記開口パターンよりも幅の広い
レジスト開口パターンが形成されるように前記絶縁層膜
上に逆テーパー形状を有する第２のレジスト膜を形成
し、 前記レジスト開口パターン及び前記第２のレジスト膜上
に金属膜をスパッタ法により成膜し、 前記第２のレジスト膜上の前記金属膜をリフトオフ法に
より除去し、 前記第２のレジスト膜をリフトオフ法により除去するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記絶縁膜層の除去は、エッチングによることを特徴と
する半導体装置の製造方法。 - 【請求項６】 請求項１または請求項２に記載の半導体
装置の製造方法において、 前記開口パターンの幅をａ、前記開口パターンの深さを
ｂ、前記開口パターンと前記レジスト開口パターンとの
間の距離をｃ、前記第２のレジスト膜の厚さをｄとした
場合、 ｂ／ａ≧ｄ／ｃ を満たすことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215770A JP2914236B2 (ja) | 1995-08-24 | 1995-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215770A JP2914236B2 (ja) | 1995-08-24 | 1995-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964064A JPH0964064A (ja) | 1997-03-07 |
| JP2914236B2 true JP2914236B2 (ja) | 1999-06-28 |
Family
ID=16677943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7215770A Expired - Fee Related JP2914236B2 (ja) | 1995-08-24 | 1995-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914236B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104950596A (zh) * | 2015-07-07 | 2015-09-30 | 成都嘉石科技有限公司 | T形栅结构的光刻方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118482B2 (ja) * | 1987-02-20 | 1995-12-18 | シャープ株式会社 | 半導体装置の製造方法 |
| JPS63208278A (ja) * | 1987-02-25 | 1988-08-29 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPH02220449A (ja) * | 1989-02-21 | 1990-09-03 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH05299440A (ja) * | 1991-04-03 | 1993-11-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1995
- 1995-08-24 JP JP7215770A patent/JP2914236B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0964064A (ja) | 1997-03-07 |
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