KR100303767B1 - 미세한 레지스트 패턴의 형성 방법 및 게이트 전극의 형성 방법 - Google Patents

미세한 레지스트 패턴의 형성 방법 및 게이트 전극의 형성 방법 Download PDF

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Abstract

본 발명의 레지스트 패턴의 형성 방법은, 반도체 기판 상에 한 종류의 감광성 레지스트를 사용하여 더미 패턴(dummy pattern)을 형성하는 공정; 상기 더미 패턴을 다른 종류의 감광성 레지스트를 사용하여 피복하도록, 상기 반도체 기판 상에 레지스트 마스크를 도포하는 공정; 열처리를 실시하여, 상기 더미 패턴과 상기 레지스트 마스크 사이의 계면에 믹싱층(mixing layer)을 형성하는 공정; 및 상기 믹싱층 및 상기 레지스트 마스크가 불용해인 에천트(etchant)를 사용하여 상기 더미 패턴을 용해시켜 제거하여, 상기 레지스트 마스크에 상기 더미 패턴의 폭보다 좁은 공간폭을 가지고 있는 개구를 형성하는 공정을 포함하고 있다.

Description

미세한 레지스트 패턴의 형성 방법 및 게이트 전극의 형성 방법{Method for forming a minute resist pattern and method for forming a gate electrode}
본 발명은 미세한 레지스트 패턴의 형성 방법에 관한 것으로, 보다 상세히하면 미세한 공간폭의 레지스트 패턴의 형성 방법과, 이 패턴을 사용하는 게이트 전극의 형성 방법에 관한 것이다.
반도체 소자의 통합에 대한 증가 및 작동 주파수 또는 반도체 소자의 속도에 대한 증가가 끊임없이 요구되고 있다.
이 요구를 만족시키기 위해서, 모든 반도체 소자가 소형으로 제작될 필요가 있다. 각종 반도체 소자들 중에서 최소형화가 요구되는 소자들 중의 하나가 화합물 반도체 전계 효과 트랜지스터(compound semiconductor field effect transistor)에서의 게이트 전극이다. 따라서, 게이트 길이가 짧은 게이트 전극을 형성하는 각종 기술이 제안되고 있다.
(제 1 종래 기술의 방법)
T형 단면의 게이트 전극(또는 버섯 형상의 게이트 전극)을 가지고 있는 종래 전계 효과 트랜지스터의 일반적인 형성 방법을 도 1a∼도 1d에 도시한다. 제 1 종래 기술에서, 화합물 반도체 기판 1 상에 소스(source) 전극 2 및 드레인(drain) 전극 3을 형성한 후에(도 1a), 반도체 기판 1 상에서 소스 전극 2와 드레인 전극 3의 위에 하층 레지스터 4를 도포형성하고, 노광(light exposure) 및 현상 (development)에 의해 하층 레지스터 4에 게이트 패턴(gate pattern)이 되는 개구 5가 형성된다(도 1b). 하층 레지스터 4를 고온에서 열처리한 후에, 하층 레지스터 4 위에 상층 레지스터 6을 도포하고, 이 상층 레지스터 6에는 하층 레지스터 4의 개구 5와 대향하는 역 테이퍼(inverted tapered) 형상의 개구 7이 형성된다(도 1c). 그 다음으로, 상층 레지스터 6의 개구 7 및 하층 레지스터 4의 개구 5를 통해 반도체 기판 1 상에 게이트 금속을 증착하고, 불필요한 게이트 전극과 레지스트 4, 6을 제거함으로써, T형 단면의 게이트 전극 8이 리프트-오프(lift-off) 방법에 의해 형성된다(도 1d).
(제 2 종래 기술의 방법)
도 2는 개구 치수의 미세화를 실현하기 위해서, 레지스터의 믹싱(mixing) 효과를 이용하는 미세한 레지스터의 형성 방법을 도시한다. 이 방법에 관련된 방법은 일본특허 제 5-166717호 공보에 기재되어 있다. 제 2 종래 기술에서는, 소스 전극 2 및 드레인 전극 3이 위에 형성된 화합물 반도체 기판 1(도 2a) 상에 하층 레지스터 4를 도포한 후에, 전자빔으로 원하는 부분을 노광 및 현상함으로써 하층 레지스터 4에 게이트 패턴이 되는 개구 5가 형성된다(도 2b). 그 다음으로, 하층 레지스터 4의 개구 5를 피복하도록 하층 레지스터 4 상에 믹싱층 형성용 수지 9를 도포하고(도 2c), 불필요한 수지 9를 제거함으로써, 하층 레지스터 4 상에 믹싱층 10이 형성될 뿐만 아니라 이 믹싱층 10에 개구 11이 형성된다(도 2d). 이 때에, 믹싱층 10이 하층 레지스터 4의 표면을 피복하므로, 믹싱층 10의 개구 11은 하층 레지스터 4의 개구 5 보다 협소하다. 믹싱층 10 상에 상층 레지스터 6을 도포하고, 이 상층 레지스터 6에는 믹싱층 10의 개구 11과 대향하는 역 테이퍼 형상의 개구 7이 형성된다(도 2e). 그 다음으로, 상층 레지스터 6의 개구 7 및 믹싱층 10의 개구 11를 통해 반도체 기판 1 상에 게이트 금속을 증착하고, 불필요한 게이트 전극과 레지스트 4, 6 등을 제거함으로써, T형 단면의 게이트 전극 8이 리프트-오프 방법에 의해 형성된다(도 2f). 이 방법에 따르면, 게이트 전극 8의 게이트 길이가 믹싱층 10을 가지고 있지 않는 경우와 비교하여 믹싱층 10의 막 두께의 2배보다 짧을 수 있으므로, 미세한 패턴의 형성이 가능하다.
(제 3 종래 기술의 방법)
미세한 게이트 전극을 형성하는 방법으로서, 종래에는 도 3에 도시된 더미(dummy) 게이트 방법이 인지되어 있다. 예를 들어, 이러한 방법은 일본특허 제 62-90979호 공보에 기재되어 있다. 제 3 종래 기술에서는, 소스 전극 2 및 드레인 전극 3이 위에 형성된 화합물 반도체 기판 1 상에 레지스터를 사용하여 더미 게이트 12를 제작한다(도 3a). 그 다음으로, 더미 게이트 12를 반전시키기 위해서 절연막 13을 더미 게이트 12 및 반도체 기판 1 상에 형성하고(도 3b), 이 더미 게이트12를 제거함으로써, 절연막 13에 반전 개구 패턴 14가 형성된다(도 3c). 그 후에, 절연막 13 상에 상층 레지스터 6을 도포하고, 상층 레지스터 6에는 절연막 13의 개구 14에 대향하는 역 테이퍼 형상의 개구 7이 형성된다(도 3d). 이어서, 상층 레지스터 6의 개구 7 및 절연막 13의 반전 개구 패턴 14를 통해 반도체 기판 1 상에 게이트 금속을 증착하고, 불필요한 게이트 전극과 상층 레지스터 6을 제거함으로써, T형 단면의 게이트 전극 8이 리프트-오프 방법에 의해 형성된다(도 3e). 통상의 노광 방법의 해상도(resolution)의 한계가 0.5㎛인 것에 반하여, 더미 게이트 방법으로 더미 게이트 12를 미세하게 가공함으로써 게이트 전극의 게이트 길이를 보다 미세하게 할 수 있다.
또한, 예를 들어 일본특허 제 5-136018호 공보에 기재되어 있는 바와 같은 더미 게이트 12를 제작하기 위해서, 위상 시프트 마스크(phase shift mask)를 사용하여 광로 패턴으로 약 0.3㎛의 미세한 패턴을 용이하게 얻을 수 있다는 것이 인지되어 있다. 위상 시프트 마스크 15는, 도 4에 도시된 바와 같이, 시프터(shifter) 17이 형성된 투명한 포토(photo) 마스크 16이다. 이 위상 시프트 마스크 15에 자외선을 조사시킬 때, 이 위상 시프트 마스크 15를 투과하는 광선의 강도 분포는 시프터 17의 가장자리에서 국소적으로 크게 된다. 그러므로, 위상 시프트 마스크 15를 사용하여 포지형(positive type) 레지스트를 노출시킴으로써, 반도체 기판 1 상에 미세한 더미 게이트 12를 제작하는 것이 가능하고, 최종적으로는 미세한 게이트 길이의 게이트 전극 8를 얻을 수 있다.
그러나, 상술한 제 1 종래 기술의 방법에 있어서, 노광으로 하층 레지스터 4에 게이트 전극의 형성용 개구 5를 형성하는 방법으로는, 약 0.5㎛의 게이트 길이가 한계이고, 약 0.5㎛ 보다 짧은 미세한 게이트 길이를 실현하는 것은 매우 어렵다.
또한, 상술한 제 2 종래 기술의 방법에 있어서, 믹싱층 10을 사용하는 방법으로는, 믹싱층 형성용의 다이(die) 패턴(하층 레지스터 4의 개구 5)에 의해 믹싱층 10이 형성되므로, 게이트 길이가 통상의 노광 방법에 의한 한계 0.5㎛에 대하여, 0.4㎛가 한계이다. 게다가, 이 방법에서는 게이트 패턴의 미세화에 유효한 위상 시프트 마스크 방법을 사용할 수 없다는 문제점이 있다. 네거형(negative type) 레지스터를 사용하는 하층 레지스터 4에 개구 5를 형성할 때 위상 시프트 마스크 15를 사용할 수 있어도, 이 네거형 레지스터는 일반적으로 해상도사 나쁘고, 이로 인해 미세한 패턴을 얻을 수 없다. 부가하여, 화학적인 증폭형으로 대표되는 고해상 네거형 레지스트는 재현성(reproductivity)이 나쁘고, 제어가 어렵다.
부가하여, 상술한 제 3 종래 기술의 방법으로 제작된 더미 게이트 12를 사용하여, 게이트 전극 8의 형성 방법에 의해 미세한 게이트 길이를 실현할 수 있어도, 한층 더 미세한 게이트 길이의 실현이 바람직하다. 또한, 더미 게이트 12를 사용하는 방법에서는 T형 단면의 게이트 전극의 근방에 절연막 13이 존재하므로, 게이트 기생 용량(parasitic capacity)이 증대하여 전계 효과 트랜지스터의 고주파 특성이 악화되는 문제가 수반된다. 게다가, 더미 게이트 12의 반전에 사용되는 절연막 13의 형성에 대형 설비가 필요하므로, 제조가가 상승하고, 반도체 기판 1이 용이하게손상되는 문제가 있다.
본 발명은 종래 기술과 연관된 상술한 문제점들을 해결하고, 한층 더 미세한 전극 패턴을 얻는 것이 가능한 레지스트 패턴의 형성 방법을 제공한다. 또한, 본 발명은 미세한 게이트 길이를 가지고 있는 게이트 전극의 형성 방법을 제공한다.
도 1a 내지 도 1d는 제 1 종래 기술의 방법에 따라서 게이트 전극의 형성 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2f는 제 2 종래 기술의 방법에 따라서 게이트 전극의 형성 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3e는 제 3 종래 기술의 방법에 따라서 게이트 전극의 형성 방법을 설명하기 위한 도면이다.
도 4는 종래 기술의 위상 시프트 마스크(phase shift mask)를 설명하기 위한 도면이다.
도 5a 내지 도 5f는 본 발명의 한 구현예에 따라서 게이트 전극의 형성 방법을 설명하기 위한 도면이다.
도 6은 상술한 게이트 전극의 형성 공정의 일부를 확대하여 도시한 도면이다.
도 7은 상술한 게이트 전극의 형성 공정의 일부를 확대하여 도시한 도면이다.
도 8은 더미 게이트의 더미 게이트 길이와 믹싱층의 개구폭을 비교하여 도시한 그래프이다.
<도면의 주요 부호에 대한 간단한 설명>
21 ... 화합물 반도체 기판 22 ... 소스 전극
23 ... 드레인 전극 24 ... 더미 게이트
25 ... 네거형 레지스트(negative type resist)
26 ... 믹싱층 27 ... 반전 개구
28 ... 상층 레지스터 30 ... 게이트 전극
레지스트 패턴의 형성 방법은, 반도체 기판 상에 한 종류의 감광성 레지스트를 사용하여 더미 패턴을 형성하는 공정; 상기 더미 패턴을 다른 종류의 감광성 레지스트를 사용하여 피복하도록, 상기 반도체 기판 상에 레지스트 마스크를 도포하는 공정; 열처리를 실시하여, 상기 더미 패턴과 상기 레지스트 마스크 사이의 계면에 믹싱층을 형성하는 공정; 및 상기 믹싱층 및 상기 레지스트 마스크가 불용해인 에천트(etchant)를 사용하여 상기 더미 패턴을 용해시켜 제거하여, 상기 레지스트 마스크에 상기 더미 패턴의 폭보다 좁은 공간폭을 가지고 있는 개구를 형성하는 공정을 포함하고 있다.
반도체 기판 상에 게이트 전극을 형성하는 방법은, 상술한 방법에 따라서 레지스트 마스크를 형성한 후에, 상기 레지스트 마스크의 개구 및 상기 레지스트 마스크에 걸쳐서 게이트 전극 재료를 증착하는 공정; 및 상기 레지스트 마스크를 제거하여, 반도체 기판 상에 게이트 전극을 형성하는 공정을 포함하고 있다.
본 발명에 따르면, 전자빔 노광법을 사용하지 않고도 통상적으로 약 0.3㎛ 미만의 미세한 공간폭을 가지고 있는 레지스트 패턴을 형성하는 것이 가능하다. 그러므로, 우수한 고주파 특성의 미세한 게이트 전극을 가지고 있는 전계 효과 트랜지스터를 양호한 양품률로 저렴하게 제작할 수 있다.
본 발명을 기술할 목적으로, 본 명세서에 바람직한 몇 가지 형태의 도면만을 도시하였지만, 본 발명이 도시된 정규의 배열 및 수단으로만 한정되지 않는다는 것이 이해될 것이다.
본 발명에 따른 미세한 레지스트 패턴의 형성 방법은, 반도체 기판 상에 한 종류의 감광성 레지스트를 사용하여 더미 패턴을 형성하는 공정; 상기 더미 패턴을 다른 종류의 감광성 레지스트를 사용하여 피복하도록, 상기 반도체 기판 상에 레지스트 마스크를 도포하는 공정; 열처리를 실시하여, 상기 더미 패턴과 상기 레지스트 마스크 사이의 계면에 믹싱층을 형성하는 공정; 및 상기 믹싱층 및 상기 레지스트 마스크가 불용해인 에천트를 사용하여 상기 더미 패턴을 용해시켜 제거하는 공정을 포함하고 있다.
여기에서는, 감광성 레지스트의 종류로 포지형과 네거형을 언급한다.
더미 게이트 등의 더미 패턴을 사용함으로써 미세한 패턴을 얻을 수 있다는 것이 널리 인지되어 있다. 특히, 위상 시프트 마스크를 사용하여, 극히 미세한 패턴을 얻을 수 있다. 본 발명에 있어서, 서로 다른 종류의 감광성 레지스트들 사이의 계면에서 현상액에 의한 불용해의 믹싱층의 발생을 이용하여, 더미 패턴의 표면에 믹싱층이 형성되므로, 더미 패턴을 용해시켜 제거한 후에 형성된 개구의 폭은 잔여 믹싱층에 의한 원래 더미 패턴의 폭보다 좁다. 그러므로, 본 발명에 따르면, 더미 게이트 방법 등에 의해 얻어지는 패턴과 비교하여 한층 더 미세한 개구 패턴을 얻을 수 있다. 또는, 이 개구 패턴 내에 예를 들어 게이트 전극 등의 금속 패턴등을 형성함으로써, 종래의 더미 게이트 방법의 금속 패턴과 비교하여 한층 더 미세한 패턴을 얻을 수 있다.
구체적으로, 더미 패턴은 포지형 레지스트로 형성되고, 레지스트 마스크는 네거형 레지스트로 형성되는 것이 바람직하다. 포지형 레지스트를 사용하여 노광으로 미세한 더미 패턴을 얻을 수 있으므로, 최종적으로 얻게 되는 패턴이 한층 더 미세할 수 있다. 이 경우에, 레지스트 마스크를 드라이 에칭시켜(dry etching) 더미 패턴을 노출시킨 후에 알칼리 현상액을 사용함으로써, 더미 패턴을 선택적으로 용해시켜 제거할 수 있다.
또한, 본 발명에 따르면, 전자 노광이 필요하지 않으므로, 미세한 게이트 전극을 용이하게 제작할 수 있다. 또한, 절연막을 형성할 필요가 없으므로, 제조 설비가 간단하게 되고, 제조가를 낮출 수 있다. 아울러, 믹싱층의 개구 내에 게이트 전극을 형성한 후에 레지스트 마스크와 믹싱층을 제거함으로써, 게이트 전극의 근방이 공간이 될 수 있으므로, 게이트 기생 용량의 증가를 억제할 수 있고, 전계 효과 트랜지스터의 고주파 특성의 악화를 방지할 수 있다.
이하에서, 본 발명의 한 바람직한 구현예를 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 5a 내지 도 5f는 본 발명의 한 구현예에 따라서 게이트 전극의 형성 방법을 설명하기 위한 도면으로, 예를 들어 GaAs MESFET, HFET(헤테로(hetero) 접합 전계 효과 트랜지스터) 등의 전계 효과 트랜지스터에 있어서, T형 단면의 게이트 전극을 형성하는 경우를 도시한다.
먼저, 표면에 에피택셜(epitaxial) 성장층이 형성된 GaAs 기판 등의 화합물 반도체 기판 21 상에 소스 전극 22 및 드레인 전극 23이 형성된다. 소스 전극 22 및 드레인 전극 23이 형성된 반도체 기판 21 상에 포지형 레지스트(예를 들어, Pfi26A: Sumitomo Chemical Industry Corp., Japan 제품)를 1㎛의 막두께로 형성하고, 위상 시프트 마스크를 사용하여 노광과 현상에 의해, 예를 들어 폭 0.3㎛(더미 게이트의 게이트 길이)의 더미 게이트 24가 형성된다(도 5a).
다음으로, 더미 게이트 24를 피복하도록 네거형 레지스트 25(예를 들어, OMR-85: Tokyo Oka Kogyo Corp., Japan 제품)를 1㎛의 막두께로 도포하여 형성한다 (도 5b). 그 후에, 20℃∼120℃의 온도 범위에서 60분 이하의 처리 조건으로 열처리를 행한다. 이 열처리에 따르면, 포지형 레지스트를 포함하고 있는 더미 게이트 24와 네거형 레지스트 25 사이의 계면에는, 포지형 레지스트와 네거형 레지스트의 확산 또는 반응에 의해, 도 6에 도시된 바와 같이 알칼리 현상액에 의해 불용해의 믹싱층 26이 형성된다. 여기에서, 상술한 열처리 조건에 따르면, 믹싱층 26은 안정한 막두께로 형성될 수 있다.
그 다음으로, 예를 들어 RIE 등의 드라이 에칭 장치를 사용하여 네거형 레지스트 25를 에칭하여 제거함으로써, 더미 게이트 24의 상면이 노출된다(도 5c). 더미 게이트 24의 상면을 노출시킨 후에, 알칼리 현상액을 사용하여 더미 게이트 24만을 선택적으로 제거하여, 더미 게이트 24를 제거한 후의 반전 개구 27을 얻게 된다(도 5d).
구체적으로, 더미 게이트 24를 노출시키기 위해서, 네거형 레지스트 25는 예를 들어 O2가스를 사용하여 드라이 에칭 방법에 의해 제거된다. 더미 게이트 24를 노출시킨 후에, 반도체 기판 21의 전면은 더미 게이트 24가 되는 포지형 레지스트를 충분히 노출시키기 위해 노광되고, 그 다음으로 통상의 알칼리 현상액(예를 들어, NMD-3: Tokyo Oka Kogyo Corp., Japan 제품)을 사용하여 더미 게이트 24가 제거된다. 이 방법에 따르면, 더미 게이트 24를 반전시키 위해 절연막을 형성할 필요가 없고, 이에 의해 반도체 기판 21이 손상되지 않는다. 또한, 믹싱층 26이 알칼리 현상액에서 불용해이고, 노출되거나 제거되지 않으므로, 목표하는 개구 치수를 확실하게 얻을 수 있다.
이렇게 얻어진 반전 개구 27에 있어서는, 도 7에 도시된 바와 같이, 믹싱층 26이 제거되지 않고 남아 있으므로, 반전 개구 27의 개구폭은 위상 시프트 마스크를 사용하여 형성된 미세한 더미 게이트 24의 폭보다 한층 더 협소하고, 이에 의해 단지 더미 게이트 24를 반전시킴으로써 얻어진 개구 폭과 비교하여 한층 더 미세한 개구 패턴을 얻을 수 있다.
다음으로, 예를 들어 180℃의 분위기에서 15분간 연소 처리를 행한 후에, 화상 반전 레지스트(예를 들어 AZ5214E: Hoechst Japan Corp., Japan 제품)로 상층 레지스트 28을 도포하고, 이 상층 레지스트 28에 역테이퍼 형상의 개구 패턴 29는 개구 27보다 크게 형성된다(도 5e).
최종적으로, 진공 증착법을 사용하여 상층 레지스트 28의 개구 29 및 믹싱층 26의 개구 27 내에서 게이트 금속(예를 들어, 하층으로부터 Ti, Pt 및 Au를 함유하고 있는 적층체)를 증착시키고, 불필요한 게이트 금속과 레지스트를 제거함으로써, 리프트-오프 방법으로 T형 단면의 게이트 전극 30을 형성한다(도 5f).
상술한 바와 같이 게이트 전극 30을 형성함으로써, 노광으로 미세한 패턴을 형성하는데에 적합한 위상 시프트 마스크 방법에 의해 미세한 선폭의 더미 게이트 24를 얻을 수 있고, 아울러 더미 게이트 24와 그의 반전 재료가 되는 네거형 레지스트 25 사이의 계면에서 현상액으로 불용해의 믹싱층 26이 형성되므로, 더미 게이트 24를 현상에 의해 제거함으로써 해상도의 한계 또는 초기 더미 게이트 길이보다 짧은 길이의 게이트 개구 패턴을 얻을 수 있고, 이에 의해 종래 더미 게이트 방법과 비교하여 보다 미세한 게이트 길이의 게이트 전극을 얻을 수 있다.
도 8은 위상 시프트 마스크를 사용하여 형성된 더미 게이트의 선폭(더미 게이트 길이)과 본 발명의 방법에 의해 얻어지는 반전 패턴의 폭(믹싱층의 개구 폭)을 도시한다. 도 8에 따르면, 스테퍼(stepper)의 노출 에너지가 예를 들어 150mJ/㎠ 일 때, 0.3㎛의 더미 게이트를 얻을 수 있는 것에 반하여, 반전 패턴의 폭, 즉 게이트 길이는 약 0.2㎛이다. 그러므로, 도 8에 도시된 바와 같이, 게이트 폭을 대략 0.05∼0.1㎛ 정도로 단축시킬 수 있다.
이제까지 상술한 바와 같이, 본 발명의 상기 방법에 따르면, 게이트 전극의 형성에 사용되는 레지스트가 최종적으로 완벽하게 제거되므로, 단면 T형의 게이트 전극의 근방의 갭이 형성되고, 이에 의해 기생 용량이 줄어들 수 있다. 부가하여, 제 3 종래기술의 방법에서 설명한 종래의 더미 게이트 방법과는 다르게, 더미 게이트를 미세 가공할 때에 엄격하게 공정 관리를 하지 않고도 미세한 패턴이 형성될 수 있다. 또한, 절연막을 사용하지 않으므로, 절연막 형성으로 인한 제조가의 상승, 기생 용량의 증가, 및 손상이 방지될 수 있다. 또한, 본 구현예에 사용되는 네거형 레지스트는 재료의 반전 및 형성 재료의 믹싱의 양 기능을 가지고 있으므로, 상술한 제 2 및 제 3 종래 기술의 이점을 선택적으로 저렴하게 얻을 수 있다.
이제까지 상술한 바와 같이, 본 명세서에는 본 발명의 바람직한 구현예들만이 기술되어 있지만, 본 발명은 하기에서 기술할 특허청구범위의 범위 내에서 본 명세서에 설명된 원리의 각종 변형을 수행할 수 있다. 그러므로, 본 발명의 범위가 하기의 특허청구범위 내에서 한정되지 않는다는 것이 이해될 것이다.

Claims (13)

  1. 반도체 기판 상에 한 종류의 감광성 레지스트를 사용하여 더미 패턴(dummy pattern)을 형성하는 공정;
    상기 더미 패턴을 다른 종류의 감광성 레지스트를 사용하여 피복하도록, 상기 반도체 기판 상에 레지스트 마스크(resist mask)를 도포하는 공정;
    열처리를 실시하여, 상기 더미 패턴과 상기 레지스트 마스크 사이의 계면에 믹싱층(mixing layer)을 형성하는 공정; 및
    상기 믹싱층 및 상기 레지스트 마스크가 불용해인 에천트(etchant)를 사용하여 상기 더미 패턴을 용해시켜 제거하여, 상기 레지스트 마스크에 상기 더미 패턴의 폭보다 좁은 공간폭을 가지고 있는 개구를 형성하는 공정을 포함하는 것을 특징으로 하는 레지스트 패턴의 형성 방법.
  2. 제 1항에 있어서, 상기 더미 패턴은 포지형 레지스트(positive type resist)를 사용하여 형성되고, 상기 레지스트 마스크는 네거형 레지스트(negative type resist)를 사용하여 형성되는 것을 특징으로 하는 레지스트 패턴의 형성 방법.
  3. 제 2항에 있어서, 상기 레지스트 마스크를 드라이 에칭시켜 상기 레지스트 마스크에 피복된 상기 더미 패턴을 노출시키는 공정을 더 포함하는 것을 특징으로 하는 레지스트 패턴의 형성 방법.
  4. 제 3항에 있어서, 상기 에천트는 알칼리 현상액임을 특징으로 하는 레지스트 패턴의 형성 방법.
  5. 제 2항에 있어서, 상기 더미 패턴은 상기 한 종류의 감광성 레지스트를 위상 시프트 마스크(phase shift mask)를 통해 노광시켜 형성되는 것을 특징으로 하는 레지스트 패턴의 형성 방법.
  6. 제 5항에 있어서, 상기 레지스트 마스크 내의 상기 개구의 공간폭은 약 0.1∼0.3㎛ 미만임을 특징으로 하는 레지스트 패턴의 형성 방법.
  7. 반도체 기판 상에 한 종류의 감광성 레지스트를 사용하여 더미 패턴을 형성하는 공정;
    상기 더미 패턴을 다른 종류의 감광성 레지스트를 사용하여 피복하도록, 상기 반도체 기판 상에 레지스트 마스크를 도포하는 공정;
    열처리를 실시하여, 상기 더미 패턴과 상기 레지스트 마스크 사이의 계면에 믹싱층을 형성하는 공정;
    상기 믹싱층 및 상기 레지스트 마스크가 불용해인 에천트를 사용하여 상기 더미 패턴을 용해시켜 제거하여, 상기 레지스트 마스크에 상기 더미 패턴의 폭보다 좁은 공간폭을 가지고 있는 개구를 형성하는 공정;
    상기 레지스트 마스크의 상기 개구 및 상기 레지스트 마스크에 걸쳐서 게이트 전극 재료를 증착하는 공정; 및
    상기 레지스트 마스크를 제거하여, 상기 반도체 기판 상에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
  8. 제 7항에 있어서, 상기 게이트 전극 재료를 증착하기 전에 상기 레지스트 마스크 상에 상층 레지스트를 형성하는 공정을 더 포함하고 있고; 상기 상층 레지스트는 상기 레지스트 마스크의 상기 개구에 상응하는 위치에서 상기 레지스트 마스크의 상기 개구보다 큰 개구를 가지고 있음을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
  9. 제 8항에 있어서, 상기 더미 패턴은 포지형 레지스트를 사용하여 형성되고, 상기 레지스트 마스크는 네거형 레지스트를 사용하여 형성되는 것을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
  10. 제 9항에 있어서, 상기 레지스트 마스크를 드라이 에칭시켜 상기 레지스트 마스크에 피복된 상기 더미 패턴을 노출시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
  11. 제 10항에 있어서, 상기 에천트는 알칼리 현상액임을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
  12. 제 9항에 있어서, 상기 더미 패턴은 상기 한 종류의 감광성 레지스트를 위상 시프트 마스크를 통해 노광시켜 형성되는 것을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
  13. 제 12항에 있어서, 상기 레지스트 마스크 내의 상기 개구의 공간폭은 약 0.1∼0.3㎛ 미만임을 특징으로 하는 반도체 기판 상에 게이트 전극을 형성하는 방법.
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