JP3591762B2 - パターンの形成方法 - Google Patents

パターンの形成方法 Download PDF

Info

Publication number
JP3591762B2
JP3591762B2 JP22506298A JP22506298A JP3591762B2 JP 3591762 B2 JP3591762 B2 JP 3591762B2 JP 22506298 A JP22506298 A JP 22506298A JP 22506298 A JP22506298 A JP 22506298A JP 3591762 B2 JP3591762 B2 JP 3591762B2
Authority
JP
Japan
Prior art keywords
resist
pattern
forming
gate
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP22506298A
Other languages
English (en)
Other versions
JP2000058418A (ja
Inventor
秀彦 佐々木
誠 稲井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP22506298A priority Critical patent/JP3591762B2/ja
Priority to US09/356,547 priority patent/US6180528B1/en
Priority to DE69940628T priority patent/DE69940628D1/de
Priority to EP99114433A priority patent/EP0978869B1/en
Priority to KR1019990032412A priority patent/KR100303767B1/ko
Publication of JP2000058418A publication Critical patent/JP2000058418A/ja
Application granted granted Critical
Publication of JP3591762B2 publication Critical patent/JP3591762B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581Deposition of Schottky electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66848Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863Lateral single gate transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Description

【0001】
【発明の属する技術分野】
本発明はパターンの形成方法に関する。特に、MESFETやHFET等の電界効果型半導体装置において、微細な線幅のパターン、特に微細なゲート長のゲート電極を形成するための方法に関する。
【0002】
【従来の技術】
(第1の従来例)
従来における、断面T型ゲート電極を有する電界効果型トランジスタの一般的な形成工程を図1に示す。この第1の従来例にあっては、化合物半導体基板1上にソース電極2とドレイン電極3を形成した[図1(a)]後、ソース及びドレイン電極2,3の上から半導体基板1上に下層レジスト4を塗布形成し、光露光と現像により下層レジスト4にゲートパターンとなる開口5を形成する[図1(b)]。下層レジスト4を高温で熱処理した後、下層レジスト4の上に上層レジスト6を塗布し、この上層レジスト6に、下層レジスト4の開口5に対向させて逆テーパー状の開口7をあける[図1(c)]。ついで、上層レジスト6の開口7及び下層レジスト4の開口5を通じて半導体基板1上にゲート金属を蒸着させ、不要なゲート金属とレジスト4,6を除去することによってリフトオフ法で断面T型のゲート電極8を形成している[図1(d)]。
【0003】
(第2の従来例)
また、図2は開口寸法の微細化を実現するため、レジストのミキシング効果を利用した微細パターンの形成方法を示す。この第2の従来例にあっては、ソース電極2及びドレイン電極3を形成された化合物半導体基板1[図2(a)]の上に下層レジスト4を塗布した後、電子線により所望部分を露光し現像することにより、下層レジスト4にゲートパターンとなる開口5を形成する[図2(b)]。ついで、下層レジスト4の開口5を覆うようにして下層レジスト4の上にミキシング層形成用の樹脂9を塗布し[図2(c)]、不要な樹脂9を除去することによって下層レジスト4の上にミキシング層10を形成すると共にミキシング層10に開口11を形成する[図2(d)]。このときミキシング層10は下層レジスト4の表面を覆っているので、ミキシング層10の開口11は下層レジスト4の開口5よりも狭いものとなる。このミキシング層10の上に上層レジスト6を塗布し、ミキシング層10の開口11に対向させて上層レジスト6に逆テーパー状の開口7をあける[図2(e)]。ついで、上層レジスト6の開口7及びミキシング層10の開口11を通じて半導体基板1上にゲート金属を蒸着させ、不要なゲート金属とレジスト4,6等を除去することによってリフトオフ法で断面T型のゲート電極8を形成する[図2(f)]。この方法によれば、ゲート電極8のゲート長は、ミキシング層10を設けない場合に比べてミキシング層10の膜厚の2倍分だけ短くなるので、微細パターンの形成が可能になる。
【0004】
(第3の従来例)
また、従来より微細ゲート電極を形成する方法としては、図3に示すダミーゲート法が知られている。この第3の従来例にあっては、ソース電極2及びドレイン電極3を形成された化合物半導体基板1の上にレジストを用いてダミーゲート12を作製する[図3(a)]。つぎに、ダミーゲート12を反転させるための絶縁膜13をダミーゲート12の上から半導体基板1上に堆積させ[図3(b)]、ダミーゲート12を除去することによって絶縁膜13に反転開口パターン14を形成する[図3(c)]。この後、絶縁膜13の上に上層レジスト6を塗布し、絶縁膜13の開口14に対向させて上層レジスト6に逆テーパー状の開口7をあける[図3(d)]。ついで、上層レジスト6の開口7及び絶縁膜13の反転開口パターン14を通じて半導体基板1上にゲート金属を蒸着させ、不要なゲート金属と上層レジスト6を除去することによってリフトオフ法で断面T型のゲート電極8を形成する[図3(e)]。通常の光露光法の解像限界が0.5μmであるのに対し、このダミーゲート法では、ダミーゲート12を微細に加工することによってゲート電極のゲート長をさらに微細にすることができる。
【0005】
また、ダミーゲート12を作製するのに、位相シフトマスクを用いれば、光パターンで容易に0.3μm程度の微細パターンが得られることが知られている。位相シフトマスク15とは、図4に示すように、透明なフォトマスク16の上にシフタ17を設けたものであり、この位相シフトマスク15に紫外線を照射すると、位相シフトマスク15を透過した光の強度分布は、シフタ17のエッジで局所的に大きくなる。よって、位相シフトマスク15を用いてポジ型レジストに露光することにより半導体基板1の上に微細なダミーゲート12を作製することができ、最終的には微細なゲート長のゲート電極8を得ることができる。
【0006】
【発明が解決しようとする課題】
しかしながら、上記第1の従来例のように光露光で下層レジスト4にゲート電極形成用の開口5をあける方法では、0.5μm程度のゲート長が限界であり、これ以下の微細なゲート長を実現することはできない。
【0007】
また、上記の第2の従来例のように、ミキシング層10を用いる方法では、ミキシング層形成層の抜きパターン(下層レジスト4の開口5)によってミキシング層10を形成しているので、ゲート長は光露光による限界0.5μmに対して0.4μmが限界であった。さらに、この方法では、ゲートパターンの微細化に有効な位相シフトマスク法を用いることができないという難点もあった。もっとも、下層レジスト4にネガ型レジストを用い、下層レジスト4に開口5をあけるのに位相シフトマスク15を用いることはできるが、ネガ型レジストでは一般的に解像性が悪く、微細パターンを得ることができない。しかも、化学増幅型に代表される高解像ネガレジストは、再現性が悪く、制御が困難である。
【0008】
また、上記の第3の従来例のように、ダミーゲート12を用いてゲート電極8を形成する方法では、微細なゲート長を実現することができるが、より一層微細なゲート長を実現することが望まれている。さらには、ダミーゲート12を用いる方法では、断面T型ゲート電極の周辺に絶縁膜13が存在しているので、ゲート寄生容量が増大し、電界効果型トランジスタの高周波特性を劣化させる問題があった。しかも、ダミーゲート12の反転に用いる絶縁膜13を形成するためには、大型設備を必要とするので、製造コストが増加し、また半導体基板1にダメージが混入しやすかった。
【0009】
本発明は上述の技術的問題点を解決するためになされたものであり、その目的とするところは、より一層微細な電極パターンを得ることができるパターンの形成方法を提供することにある。
【0010】
【発明の開示】
請求項1に記載したパターンの形成方法は、半導体基板上に一方の感光型の光露光用のレジストと位相シフトマスクを用いてダミーパターンを形成する工程と、他方の感光型の光露光用のレジストを用いて、前記ダミーパターンを埋め込むようにして半導体基板上にレジストマスクを塗布する工程と、熱処理を施すことによって前記ダミーパターンと前記レジストマスクとの界面にミキシング層を形成する工程と、ドライエッチングによって前記ダミーパターン上方の前記レジストマスクと前記ミキシング層とを除去して前記ダミーパターンの上面を露出させる工程と、前記ミキシング層及び前記レジストマスクが不要な薬剤を用いて前記ダミーパターンを溶解除去する工程とを有することを特徴としている。ここで、レジストの感光型とはポジ型とネガ型をいう。
【0011】
ダミーゲートのようなダミーパターンを用いれば、微細なパターンを得ることができることはよく知られている。特に、位相シフトマスクを用いることにより、非常に微細なパターンが得られる。本発明においては、感光型の異なるレジストの界面に現像液不溶のミキシング層が生じることを利用して、ダミーパターンの表面にミキシング層を形成しているので、ダミーパターンを溶解除去したとき、残ったミキシング層のためダミーパターンの跡にできる開口の幅は、もとのダミーパターンの幅よりも狭いものとなる。従って、本発明によれば、ダミーゲート法などにより得られるパターンよりも一層微細な開口パターンを得ることができる。あるいは、この開口パターン内にゲート電極のような金属パターン等を作ることによって、従来のダミーゲート法による金属パターンよりも一層微細なパターンを得ることができる。
【0012】
具体的には、ダミーパターンはポジ型レジストで形成し、レジストマスクはネガ型レジストで形成するのが望ましい。ポジ型レジストを用いることにより、光露光で微細なダミーパターンを得ることができるので、最終的に得られるパターンもより一層微細化することができる。この場合には、レジストマスクをドライエッチングしてダミーパターンを露出させた後、アルカリ現像液を用いればダミーパターンを選択的に溶解除去することができる。
【0013】
また、本発明によれば、電子露光の必要がないので、微細なゲート電極を容易に製作することができ、また、絶縁膜の形成の必要がないので、製造設備も簡略化でき、製造コストも安価になる。さらに、ミキシング層の開口内にゲート電極を形成した後には、レジストマスク及びミキシング層を除去すれば、ゲート電極の周辺は空間となるので、ゲート寄生容量の増加を抑制し、電界効果型トランジスタの高周波特性劣化を防止できる。
【0014】
【発明の実施の形態】
図5は本発明の一実施形態によるゲート電極の形成方法を説明する図である。例えば、GaAsMESFETやHFET(ヘテロ接合電界効果型トランジスタ)等の電界効果型トランジスタにおいて、断面T型のゲート電極を形成する場合を表わしている。
【0015】
以下、この方法を図5に従って説明する。まず、表面にエピタキシャル成長層を形成されたGaAs基板等の化合物半導体基板21の上にソース電極22とドレイン電極23を設ける。ソース及びドレイン電極22,23を設けた半導体基板21上にポジ型レジスト(例えば、PFi26A:住友化学工業製)を1μmの膜厚に形成し、位相シフトマスクを用いた光露光と現像により、ポジ型レジストからなる例えば0.3μmの幅(ダミーゲート長)のダミーゲート24を形成する[図5(a)]。
【0016】
次に、ダミーゲート24を覆うようにしてネガ型レジスト25(例えば、OMR−85:東京応化工業製)を1μmの厚みに塗布形成する[図5(b)]。この後、20℃〜120℃の温度範囲で、60分以下の処理条件で熱処理を行う。この熱処理によってポジ型レジストからなるダミーゲート24とネガ型レジスト25との境界面には、ポジ型レジストとネガ型レジストが拡散または反応しあって、図6に示すようにアルカリ現像液不溶のミキシング層26が形成される。ここで、上記熱処理条件によれば、安定な膜圧のミキシング層26を形成することができる。
【0017】
この後、RIE等のドライエッチング装置を用いてネガ型レジスト25をエッチング除去し、ダミーゲート24の上面を露出させる[図5(c)]。ダミーゲート24の上面を露出させたら、アルカリ現像液を用いてダミーゲート24のみを選択的に除去し、ダミーゲート24が除去された跡の反転開口27を得る[図5(d)]。
【0018】
具体的にいうと、ダミーゲート24の頭出しには、例えばOガスを用いたドライエッチング法を用いてネガ型レジスト25を除去する。ダミーゲート24を露出させたら半導体基板21の全面に光露光を行い、ダミーゲート24であるポジ型レジストを充分に感光させた後、通常のアルカリ現像液(例えば、NMD−3:東京応化工業製)を用いてダミーゲート24を除去する。このような方法によれば、ダミーゲート24を反転させるのに絶縁膜を形成する必要がなく、半導体基板21へのダメージがない。また、アルカリ現像において、ミキシング層26は不溶であり、感光除去されないため、目標とする開口寸法を忠実に得ることができる。
【0019】
こうして得た反転開口27においては、図7に示すように、ミキシング層26は除去されることなく残っているので、反転開口27の開口幅は位相シフトマスクを用いて形成された微細なダミーゲート24の幅よりも一層狭くなっており、単にダミーゲート24を反転させた開口の幅よりも微細な開口パターンが得られる。
【0020】
ついで、例えば180℃の雰囲気で15分のベーキング処理を行った後、画像反転レジスト(例えば、AZ5214E:ヘキストジャパン製)を用いて上層レジスト28を塗布し、この上層レジスト28に逆テーパー形状の開口パターン29を形成する[図5(e)]。
【0021】
最後に、真空蒸着法を用いて、上層レジスト28の開口29及びミキシング層26の開口27内にゲート金属(例えば、下層よりTi、Pt、Auからなる積層体)を堆積させ、不要なゲート金属とレジストを除去することによってリフトオフ法で断面T型のゲート電極30を形成する[図5(f)]。
【0022】
上記のようにしてゲート電極30を形成すれば、光露光を用いた微細パターンの形成に適した位相シフトマスク法により微細な線幅のダミーゲート24を得ることができ、さらにダミーゲート24とその反転材であるネガ型レジスト25との界面に現像液不溶のミキシング層26が形成されるので、ダミーゲート24を現像によって除去すると、解像限界ないし初期ダミーゲート長よりも狭い寸法のゲート開口パターンが得られ、従来のダミーゲート法よりもさらに微細なゲート長のゲート電極が得られる。
【0023】
図8は、位相シフトマスクを用いて形成されたダミーゲートの線幅(ダミーゲート長)と、本発明の方法により得られた反転パターン幅(ミキシング層の開口幅)を示すものである。この図によれば、ステッパーの露光エネルギーが例えば150mJ/cmの場合では、 μmのダミーゲートが得られるのに対し、反転パターンひいてはゲート長は μm程度となる。従って、図8に示しているように、ゲート長をほぼ0.05〜0.1μm程度に短縮することができる。
【0024】
また、本発明の方法によれば、ゲート電極形成に用いたレジストは、最終的に全て除去されるため、T型ゲート電極の周辺は空隙となり、寄生容量を小さくできる。さらに、第3の従来例として説明した従来のダミーゲート法のように、ダミーゲートを微細加工する際の厳重な工程管理を必要とすることなく微細なパターンが形成できる。また、絶縁膜を用いないので、絶縁膜形成による製造コストの増加、寄生容量の増加、およびダメージの混入がない。また、この実施形態で用いたネガレジストは、反転材料とミキシング形成材料の双方の機能を備えているため、第2及び第3の従来例の長所も安価に得られる。
【0025】
以上の結果、本発明によれば、高周波特性に優れた微細ゲート電極を有する電界効果型トランジスタを、歩留まり良く、安価に形成することが可能となる。
【図面の簡単な説明】
【図1】(a)〜(d)は、第1の従来例によるゲート電極の形成方法を説明する図である。
【図2】(a)〜(f)は、第2の従来例によるゲート電極の形成方法を説明する図である。
【図3】(a)〜(e)は、第3の従来例によるゲート電極の形成方法を説明する図である。
【図4】位相シフトマスクの説明図である。
【図5】(a)〜(f)は、本発明の一実施形態によるゲート電極の形成方法を説明する図である。
【図6】同上のゲート電極形成工程の一部を拡大して示す図である。
【図7】同上のゲート電極形成工程の一部を拡大して示す図である。
【図8】ダミーゲートのダミーゲート長とミキシング層の開口幅とを比較して示す図である。
【符号の説明】
24 ダミーゲート
25 ネガ型レジスト
26 ミキシング層
27 反転開口
28 上層レジスト
30 ゲート電極

Claims (3)

  1. 半導体基板上に一方の感光型の光露光用のレジストと位相シフトマスクを用いてダミーパターンを形成する工程と、
    他方の感光型の光露光用のレジストを用いて、前記ダミーパターンを埋め込むようにして半導体基板上にレジストマスクを塗布する工程と、
    熱処理を施すことによって前記ダミーパターンと前記レジストマスクとの界面にミキシング層を形成する工程と、
    ドライエッチングによって前記ダミーパターン上方の前記レジストマスクと前記ミキシング層とを除去して前記ダミーパターンの上面を露出させる工程と、
    前記ミキシング層及び前記レジストマスクが不要な薬剤を用いて前記ダミーパターンを溶解除去する工程と、
    を有することを特徴とするパターンの形成方法。
  2. ポジ型レジストにより前記ダミーパターンを形成し、ネガ型レジストにより前記レジストマスクを形成し、前記レジストマスクをドライエッチングすることによって前記ダミーパターンを露出させた後、アルカリ現像液を用いて前記ダミーパターンを選択的に溶解除去することを特徴とする、請求項1に記載のパターン形成方法。
  3. 前記ダミーパターンが除去された跡の開口にゲート電極を形成する工程と、前記レジストマスク及びミキシング層を除去する工程とを、さらに有することを特徴とする、請求項1又は2に記載のパターン形成方法。
JP22506298A 1998-08-07 1998-08-07 パターンの形成方法 Expired - Lifetime JP3591762B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP22506298A JP3591762B2 (ja) 1998-08-07 1998-08-07 パターンの形成方法
US09/356,547 US6180528B1 (en) 1998-08-07 1999-07-19 Method for forming a minute resist pattern and method for forming a gate electrode
DE69940628T DE69940628D1 (de) 1998-08-07 1999-07-22 Verfahren zur Herstellung eines kleinen Resistmusters sowie Verfahren zur Herstellung einer Gateelektrode
EP99114433A EP0978869B1 (en) 1998-08-07 1999-07-22 Method for forming a minute resist pattern and method for forming a gate electrode
KR1019990032412A KR100303767B1 (ko) 1998-08-07 1999-08-07 미세한 레지스트 패턴의 형성 방법 및 게이트 전극의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22506298A JP3591762B2 (ja) 1998-08-07 1998-08-07 パターンの形成方法

Publications (2)

Publication Number Publication Date
JP2000058418A JP2000058418A (ja) 2000-02-25
JP3591762B2 true JP3591762B2 (ja) 2004-11-24

Family

ID=16823449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22506298A Expired - Lifetime JP3591762B2 (ja) 1998-08-07 1998-08-07 パターンの形成方法

Country Status (5)

Country Link
US (1) US6180528B1 (ja)
EP (1) EP0978869B1 (ja)
JP (1) JP3591762B2 (ja)
KR (1) KR100303767B1 (ja)
DE (1) DE69940628D1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4093395B2 (ja) * 2001-08-03 2008-06-04 富士通株式会社 半導体装置とその製造方法
JP2003273131A (ja) * 2002-01-10 2003-09-26 Murata Mfg Co Ltd 微細電極形成用マスキング部材およびその製造方法、電極の形成方法ならびに電界効果トランジスタ
DE10204621B8 (de) * 2002-02-05 2010-03-25 Maile, Bernd E., Dr. Verfahren zur Herstellung einer mit einem vertikalen Profil versehenen Elektrode und eine derartige Elektrode umfassendes Halbleiterbauelement
US7115488B2 (en) * 2003-08-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP5521447B2 (ja) 2009-09-07 2014-06-11 富士通株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695530B2 (ja) 1985-10-17 1994-11-24 松下電器産業株式会社 半導体装置の製造方法
JPH02115855A (ja) * 1988-10-26 1990-04-27 Matsushita Electron Corp 半導体装置の製造方法
JPH02156244A (ja) * 1988-12-08 1990-06-15 Oki Electric Ind Co Ltd パターン形成方法
JPH03147338A (ja) * 1989-11-02 1991-06-24 New Japan Radio Co Ltd 半導体装置の製造方法
JPH04290421A (ja) * 1991-03-19 1992-10-15 Kobe Steel Ltd リフトオフ法に適したフォトレジストパターンの形成方法
JP2723405B2 (ja) 1991-11-12 1998-03-09 松下電器産業株式会社 微細電極の形成方法
JPH05166717A (ja) 1991-12-16 1993-07-02 Mitsubishi Electric Corp 微細パターン形成方法
JP3249317B2 (ja) * 1994-12-12 2002-01-21 富士通株式会社 パターン作成方法

Also Published As

Publication number Publication date
DE69940628D1 (de) 2009-05-07
KR100303767B1 (ko) 2001-11-01
US6180528B1 (en) 2001-01-30
EP0978869A3 (en) 2002-01-16
JP2000058418A (ja) 2000-02-25
EP0978869A2 (en) 2000-02-09
EP0978869B1 (en) 2009-03-25
KR20000017166A (ko) 2000-03-25

Similar Documents

Publication Publication Date Title
JP3591762B2 (ja) パターンの形成方法
US5693548A (en) Method for making T-gate of field effect transistor
JP2002151381A (ja) パターン形成方法
JPH05206025A (ja) 微細加工方法
KR100228385B1 (ko) 반도체 소자의 게이트 전극 제조 방법
JP2003007729A (ja) 化合物半導体装置の製造方法
JPH10135239A (ja) 半導体装置の製造方法
JP3071481B2 (ja) GaAsデバイス及びT字型ゲート電極の作成方法
JPH09246285A (ja) 半導体装置及びその製造方法
JP2569336B2 (ja) 半導体装置の製造方法
JPH06104285A (ja) ゲート電極の形成方法
JP2002221782A (ja) フォトマスク、フォトマスクの製造方法および半導体装置の製造方法
KR100521700B1 (ko) 반도체소자의 티형 게이트 형성방법
JP3591155B2 (ja) 電極の形成方法
KR100315423B1 (ko) 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법
JPH0713982B2 (ja) ショットキー型電界効果トランジスタの製造方法
KR100406584B1 (ko) 위상 반전 마스크의 제조 방법
KR100707023B1 (ko) 액정표시장치 제조시의 식각정지막 자기정렬방법
JPH0845962A (ja) 半導体装置の製造方法
JPH0684950A (ja) 電界効果トランジスタの製造方法
JP2005340409A (ja) 電界効果トランジスタ及び電界効果トランジスタの製造方法
JP2968674B2 (ja) 位相シフト方式フォトマスク
JP2831774B2 (ja) 半導体装置の製造方法
JPH02273941A (ja) 半導体装置の製造方法
JP2591639B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040820

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 9

EXPY Cancellation because of completion of term