KR940007390B1 - 반도체장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치의 제조방법

제1a도 내지 제1f도는 종래 플레이너형 DRAM셀의 커패시터 제조공정 순서를 나타낸 도면.

제2a도 내지 제2f도는 본 발명에 의한 플레이너형 DRAM셀의 커패시터 제조공정순서를 나타낸 도면.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 DRAM셀 커패시터의 제조방법에 관한 것이다.

DRAM구조중, 종래부터 가장 일반적으로 사용되어 온 플레이너형 셀의 제조공정순서를 제1a도 내지 제1f도에 도시하였다.

반도체기판(1)상에 소자분리를 위한 필드산화층(2)을 3000Å~8000Å 두께로 소정영역에 형성하고 그 위에 커패시터산화막(3)을 50Å~200Å 두께로 형성하는바, 이 커패시터산화막(3)은 커패시터를 형성하기 위한 절연막이다(제1a도).

이어서 커패시터전극 형성을 위해 플레이트폴리실리콘층(4)을 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 2000~3000Å 침적하고³¹P⁺를 40KeV의 가속에너지로 1×10¹⁵atoms/㎠ 상기 플레이트폴리실리콘층(4)에 이온주입하여 결함층(5)을 형성한다(제1b도).

다음에 상기 폴리실리콘층(4)을 사진식각공정에 의해 커패시터전극 패턴으로 패터닝하는데, 식각을 함에 있어서 폴리실리콘층 표면부분의 결함층(5)의 식각속도가 커서 포토레지스트(6) 바로 아래부분(7)의 식각이 많이 되게 된다(제1c도).

따라서 식각이 끝난 후 포토레지스트(6)를 제거시킨 폴리실리콘층(4)의 형태는 제1d도에 도시한 바와 같이 엣지부분이 경사진 형태로 되어 있으며 이때의 경사각(θ)은 40~50°이다.

다음에 상기 폴리실리콘층(4)위에 절연층으로서 산화막(8)을 형성하는데 이때 폴리실리콘층(4) 엣지부분의 경사로 인해 그 부분의 산화막에 음각부분이 생기게 되고(제1e도), 이에 따라 후속공정인 게이트 폴리실리콘층(9)을 형성할때 폴리실리콘 식각 후 스트링거(Stringer)(10)가 상기 산화막(8)의 음각부분에 남게된다.

이에 대한 대책으로 종래에는 사진식각공정을 추가하여 상기 폴리실리콘 스트링거가 남아 있는 부분을 제거하였다. 따라서 추가공정으로 인한 공정상의 번거로움을 초래하는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 단순화된 공정으로 DRAM셀 커패시터를 제조할 수 있는 반도체장치의 제조방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위하여 본 발명의 방법은 반도체기판상의 소정영역에 커패시터산화막과 플레이트폴리실리콘층이 차례로 형성되어 이루어진 플레이너형 DRAM셀의 커패시터 제조방법에 있어서, 상기 플레이트폴리실리콘층의 액티브 영역쪽의 엣지부분이 20~40°의 경사를 이루도록 상기 플레이트폴리실리콘층을 패터닝하는 공정이 구비된 것을 특징으로 한다.

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.

제2a도 및 제2b도의 공정은 제1a도 및 제1b도의 공정과 동일하다. 단, 상기 제1b도에 나타낸 공정에서는 폴리실리콘층에 P이온을 주입하였으나, 본 발명의 실시예에서는 질량이 큰 이온, 예컨대⁷⁵As⁺를 낮은 가속에너지(5~60KeV)로 1×10¹⁵~1×11¹⁶atoms/㎠ 이온주입하여 격자손상이 더욱 심한 결함층(5)을 최대한 폴리실리콘층(4)의 표면 가까이에 형성한다.

이어서 사진식각공정에 의해 상기 폴리실리콘층(4)을 식각하는데 폴리실리콘층의 결함이 심하기 때문에 포토레지스트(6) 아래부분(17) 깊숙이까지 식각이 일어나게 된다(제2c도).

따라서 상기 사진식각공정후 포토레지스트를 제거한 폴리실리콘층(4)의 엣지부분의 경사각도(θ')는 20~40°로 더욱 작아진다(제2d도).

다음에 상기 제1e도의 공정과 마찬가지로 상기 폴리실리콘층(4)상에 산화막(8)을 형성하는바, 이때는 폴리실리콘층의 엣지부분의 경사각도가 완만한 관계로 그 부분의 산화막도 역시 음각부분이 생기는 일없이 완만한 형태로 형성된다(제2e도).

따라서 상기 산화막(8)상에 게이트폴리실리콘층(9)을 형성할때, 식각시 폴리실리콘 스트링거가 남는 일이 없게 된다(제2f도).

이에 따라 폴리실리콘 스트링거를 제거하기 위한 추가사진식각 공정이 필요없게 된다.

한편, 본 발명은 플레이너형 DRAM셀의 커패시터 제조뿐 아니라 어떤 막의 엣지부분을 완만하게 형성하고자 할때는 언제나 적용이 가능하다.

상술한 바와 같이 본 발명에 의하면, 플레이너형 DRAM셀의 커패시터를 제조함에 있어서 커패시터 엣지부분의 경사각도를 낮추어 그 위에 형성되는 산화막을 완만한 형태로 함으로써 산화막상에 잔존하는 폴리실리콘 스트링거를 제거하기 위해 종래 행하면 추가공정을 생략할 수 있어 공정의 단순화를 도모할 수 있게 된다.

Claims (2)

1. 반도체기판 상의 소정영역에 커패시터 산화막과 플레이트 폴리실리콘층, 절연층 및 게이트 폴리실리콘층이 차례로 형성되어 이루어진 플레이너형 DRAM셀의 커패시터 제조방법에 있어서, 상기 반도체기판 상의 소정영역에 형성된 커패시터 산화막 상에 플레이트 폴리실리콘층을 침적하는 단계 ; 원자량이 70이상인 이온을 낮은 에너지에 의해 고농도로 주입하여 상기 플레이트 폴리실리콘층 표면에 결함층을 형성하는 단계 ; 및 상기 플레이트 폴리실리콘의 액티브 영역쪽의 엣지부분이 20~40°의 경사를 이루도록, 사진식각 공정에 의해 상기 플레이트 폴리실리콘층을 패터닝하여 커패시터 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제 1 항에 있어서, 상기 폴리실리콘층 표면에 결함층을 형성하는 단계는,⁷⁵As⁺를 5~60KeV의 가속에너지로 1×10¹⁵~1×11¹⁶atoms/㎠ 이온주입하는 것을 특징으로 하는 반도체장치의 제조방법.