JPH0563154A - ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法 - Google Patents

ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法

Info

Publication number
JPH0563154A
JPH0563154A JP4038471A JP3847192A JPH0563154A JP H0563154 A JPH0563154 A JP H0563154A JP 4038471 A JP4038471 A JP 4038471A JP 3847192 A JP3847192 A JP 3847192A JP H0563154 A JPH0563154 A JP H0563154A
Authority
JP
Japan
Prior art keywords
insulating layer
pin structure
capacitor
manufacturing
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4038471A
Other languages
English (en)
Other versions
JPH0715950B2 (ja
Inventor
Hong S Kim
ホン・シオン・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of JPH0563154A publication Critical patent/JPH0563154A/ja
Publication of JPH0715950B2 publication Critical patent/JPH0715950B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 設計に関係なく、コンデンサの面積を拡張さ
せることができるピン構造の積層型コンデンサを有する
ＤＲＡＭセルの製造方法を提供する。 【構成】 本発明によれば、コンデンサの面積を増大さ
せるために、選択比が違う絶縁膜を用いてこの絶縁膜の
ｗｅｔ ｅｔｃｈ時間を調節した。したがってコンデン
サの面積を拡張させることができ、埋没コンタクトを安
定化させることができ、マスク工程数を簡素化するので
製造工程の単純化が可能する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子に関
し、特にピン構造、（Ｐｉｎ Ｓｔｒｕｃｔｕｒｅ）の
積層型コンデンサを有するＤＲＡＭセルの製造方法に関
する。一般に、半導体メモリ素子は、素子の密度が増加
して高集積化するので、セル（Ｃｅｌｌ）の領域は減少
する。したがって小さいセル領域内で充分なコンデンサ
を得るための手段として、誘電常数と特性が良好な誘電
体の物質を開発し、コンデンサ領域が増大できる新しい
製造方法を模索して誘電体の厚さを減少させる等各方面
から活発の研究が進行中である。現在面積を増大させる
ためのコンデンサの構造としては、スタック構造（ｓｔ
ａｃｋ Ｓｔｒｕｃｔｕｒｅ），トレンチ構造（ｔｒｅ
ｎｃｈ Ｓｔｒｕｃｔｕｒｅ），スタック−トレンチ構
造（ｓｔａｃｋ−ｔｒｅｎｃｈ Ｓｔｒｕｃｔｕｒ
ｅ），ピン構造（ｐｉｎ Ｓｔｒｕｃｔｕｒｅ），シリ
ンダ構造等がある。これらの構造を用いてコンデンサの
面積を増大させることができるが、コンデンサの面積を
増大するのには、さらに複雑な工程を必要とするので、
前記構造を用いてコンデンサの面積を増大させるのには
限界があった。
【０００２】前記コンデンサの領域を増大させるための
方法中、ピン構造を有するＤＲＡＭセルのコンデンサ製
造方法を図面を参照して説明する。図１〜図７は従来の
ピン構造の積層型コンデンサを有するＤＲＡＭセルの製
造工程断面図である。シリコン基板１にフィールド酸化
膜２を成長させて図１のようにアクチブ領域とフィール
ド領域とに区分する。次にフィールド酸化膜にゲート酸
化膜を成長させて、ポリシリコン層とキャップゲート酸
化膜とを順次蒸着する。このポリシリコン層とキャップ
ゲート酸化膜とをホトエッチングしてゲート３を形成
し、不純物イオン注入によってソース／ドレイン領域４
を形成する。図２のように、全面にわたってＳｉ3Ｎ4層
５を蒸着し、その上に図３のように、ＳｉＯ2 ６と第１
貯蔵ノード用ポリシリコン７，ＳｉＯ2 ８を順次蒸着し
て、貯蔵ノード埋没コンタクトをドライエッチ（ｄｒｙ
ｅｔｃｈ）工程により形成する。図４のように、第２
貯蔵ノード用ポリシリコン９を全面にわたって蒸着す
る。
【０００３】図５のように、マスク工程により貯蔵ノー
ドを定め、前記Ｓｉ3Ｎ4層５をエッチストップ層として
第１，第２貯蔵ノード用ポリシリコン７，９層及びＳｉ
Ｏ2層６，８をドライエッチ法により蝕刻除去する。さ
らに図６のようにウェットエッチ（ｗｅｔ ｅｔｃｈ）
工程によりＳｉＯ2 層６，８を除去する。誘電体膜１０
とプレートノード用ポリシリコン１１とを蒸着しこれら
の不必要な部分を除去した後、図７のようにビットライ
ンを形成してからピン構造の積層型コンデンサを有する
ＤＲＡＭセルを完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のピン構造の積層型コンデンサを有するＤＲＡ
Ｍセルのは、次の問題点があった。イ．マスク工程等が
反復されて製造工程が複雑となった。ロ．ドライエッチ
法により埋没コンタクトを形成するので、埋没コンタク
ト領域のシリコン表面が損傷され易い。したがって接触
不良が多くなると共にリフレッシュ時間が増加される。
ハ．ドライエッチ法によりエッチされた部分の偶角部の
角度が、ほとんど直角（９０度）であるので、その部位
に蒸着される誘電体膜の厚さが不均一になる。したがっ
て誘電体膜が破損され易く、結局漏泄電流が発生する。
本発明は、このような問題点を解決するためのもので、
工程を単純化しコンデンサ面積を増大できるＤＲＡＭセ
ル提供することが課題である。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
にフィールド領域とアクチブ領域とを定めてワードライ
ンを形成し、前記ワードラインのゲートに側壁酸化膜を
形成し、ソース／ドレイン領域を形成し、第１絶縁層と
第２絶縁層、および第３絶縁層を順次蒸着し、前記第３
絶縁層の埋没コンタクト領域をエッチして除去し、前記
第２絶縁層を所定の深さまでウェットエッチして除去
し、前記第１絶縁の埋没コンタクト領域ウェットエッチ
して除去し、ポリシリコンを蒸着し不必要な部分を除去
した後、貯蔵ノードを形成して、その後通常の方法によ
り誘電体膜とプレートノードとを順次形成するものであ
る。
【０００６】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。図９は本発明のレイアウト図である。図１０ないし
図１６は図９のレイアウト図による製造工程断面図で、
すなわち図９のＡ−Ａ線による工程断面図である。図１
０のように、Ｐ型シリコン基板２１にフィールド酸化膜
２２を成長させてアクチブ領域とフィールド領域とに区
分し、ゲート酸化膜を成長させてポリシリコンとキャッ
プゲート酸化膜２３とを順次蒸着した後、ホト／エッチ
工程によりゲート２４を形成する。図１１のように、ｎ
ー型不純物イオン注入によってソース／ドレイン領域を
形成し、各ゲート２４に側壁酸化膜２５を形成して、か
つｎ+ 型不純物イオン注入によりＬＤＤ（Ｌｉｇｈｔｌ
ｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のソース／ドレイン
２６を形成する。さらに図１２のように、選択比（Ｓｅ
ｌｅｃｔｉｖｉｔｙ）が大きい第１酸化膜２７，窒化膜
２８，第２酸化膜２９を順次蒸着した。この時第１酸化
膜２７は薄膜とし、第２酸化膜２９は第１酸化膜２７よ
り肉厚部で形成する。一方窒化膜２８の厚さは、コンデ
ンサの面積を増大させることに関係されるので、適当な
厚さとする。図９及び図１３（ｄ）のように、埋没コン
タクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｃｔ）領域の第２
酸化膜２９をドライエッチ（ｄｒｙ ｅｔｃｈ）工程に
より除去する。図９及び図１４（ｅ）のように、露出さ
れた前記窒化膜２８をウェットエッチ工程により除去す
る。この時ウェットエッチ工程の時間を調節して深さ
（ｌ）を調節する。引き続いて図１５のように、ポリシ
リコンを蒸着し、不必要な部分を除去した後、貯蔵ノー
ドポリシリコン３０を形成する。図１６のように、残っ
た前記第２酸化膜２９を全部ウェットエッチにより除去
し、通常の方法により誘電体膜とプレートノード用ポリ
シリコンとを順次蒸着し、その後このポリシリコンの不
必要な部分を除去してプレートノードを形成する。つい
で、ビットラインを形成してピン構造の積層型コンデン
サを有するＤＲＡＭセルを完成する。
【発明の効果】以上のように、ピン構造の積層型コンデ
ンサを有するＤＲＡＭセルの製造方法によれば、次の効
果がある。従来の製造方法に比べてマスク工程数を簡
素化するので製造工程が単純化する。図８及び図１６
（ａ）のように、窒化膜２８のウェットエッチ時、エッ
チング時間を調節できるので設計に関係なく、コンデン
サの面積を拡張（ｌ分ほど）させることができる。図
１６（ｂ）のように、窒化膜２８の厚さ（ｔ）を調節す
ることによりコンデンサの面積を増大させることができ
る。ウェットエッチにより埋没コンタクトを形成する
ことによって埋没コンタクト領域のシリコン基板２１の
表面損傷が小さいので接触性が向上されると共にリフレ
ッシュ特性が改善される。ウェットエッチによりコン
デンサが形成されるので、誘電体膜等が均一の厚さと形
成され、かつエッジ部分が丸くなって急激な段が解消さ
れる。
【図面の簡単な説明】
【図１】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図２】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図３】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図４】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図５】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図６】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図７】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図８】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図９】本発明のピン構造の積層型コンデンサを有する
ＤＲＡＭセルのレイアウト図である。
【図１０】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１１】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１２】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１３】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１４】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１５】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１６】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１７】本発明によるコンデンサ面積拡張方法を示す
説明図である。
【符号の説明】
２１ シリコン基板 ２２ フィールド酸化膜 ２３ キャップゲート酸化膜 ２４ ゲート ２５ 側壁酸化膜 ２６ ソース／ドレイン領域 ２７ 第１酸化膜 ２８ 窒化膜 ２９ 第２酸化膜 ３０ 貯蔵ノード ３１ 埋没されたコンタクト領域 ３２ コンデンサ拡張領域 ３３ 誘電体膜 ３４ プレートノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ピン構造の積層型コンデンサを有する
ＤＲＡＭセルの製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子に関
し、特にピン構造、（Ｐｉｎ Ｓｔｒｕｃｔｕｒｅ）の
積層型コンデンサを有するＤＲＡＭセルの製造方法に関
する。一般に、半導体メモリ素子は、素子の密度が増加
して高集積化するので、セル（Ｃｅｌｌ）の領域は減少
する。したがって小さいセル領域内で充分なコンデンサ
を得るための手段として、誘電常数と特性が良好な誘電
体の物質を開発し、コンデンサ領域が増大できる新しい
製造方法を模索して誘電体の厚さを減少させる等各方面
で活発に研究が進行中である。現在面積を増大させるた
めのコンデンサの構造としては、スタック構造（ｓｔａ
ｃｋ Ｓｔｒｕｃｔｕｒｅ），トレンチ構造（ｔｒｅｎ
ｃｈ Ｓｔｒｕｃｔｕｒｅ），スタック−トレンチ構造
（ｓｔａｃｋ−ｔｒｅｎｃｈ Ｓｔｒｕｃｔｕｒｅ），
ピン構造（ｐｉｎ Ｓｔｒｕｃｔｕｒｅ），シリンダ構
造等がある。これらの構造を用いてコンデンサの面積を
増大させることができるが、コンデンサの面積を増大す
るには、さらに複雑な工程を必要とするので、前記構造
を用いてコンデンサの面積を増大させるのには限界があ
った。
【０００２】前記コンデンサの領域を増大させるための
方法中、ピン構造を有するＤＲＡＭセルのコンデンサ製
造方法を図面を参照して説明する。図１〜図７は従来の
ピン構造の積層型コンデンサを有するＤＲＡＭセルの製
造工程断面図である。シリコン基板１にフィールド酸化
膜２を成長させて図１のようにアクチブ領域とフィール
ド領域とに区分する。ゲート酸化膜、ゲートポリシリコ
ン及びキャップゲート酸化膜をアクチブ領域とフィール
ド領域とに順次形成する。このポリシリコン層とキャッ
プゲート酸化膜とをホトエッチングしてゲート３を形成
し、不純物イオン注入によってソース／ドレイン領域４
を形成する。図２のように、全面にわたってＳｉ３Ｎ４
層５を蒸着する。このＳｉ３Ｎ４層はエッチングストッ
パーとして用いられる。その上に図３のように、ＳｉＯ
２６と第１貯蔵ノード用ポリシリコン７，ＳｉＯ２８を
順次蒸着して、貯蔵ノードコンタクトホールをドライエ
ッチング工程により形成する。図４のように、その後に
第２貯蔵ノード用ポリシリコン９を全面にわたって蒸着
する。
【０００３】図５のように、所定のパターンのマスク工
程により貯蔵ノードを定める。すなわち貯蔵ノード用ポ
リシリコン７，９層及びＳｉＯ２層６，８をドライエッ
チングにより除去する。前記Ｓｉ３Ｎ４層はエッチング
ストップ層として用いられる。さらに図６のようにウェ
ットエッチング工程により貯蔵ノードのポリシリコン層
７と９との間のＳｉＯ２層６，８及びＳｉ３Ｎ４層５を
完全に除去する。その後誘電体膜１０を貯蔵ノードの表
面に形成させる。図７に示すように、プレートノード用
ポリシリコン層１１が形成され、このポリシリコン層１
１がホト及びエッチング処理で形成される。その後絶縁
物のＳｉＯ２を表面全体に蒸着させてドライエッチング
によってビットラインコンタクトホールを形成する。そ
の後金属を蒸着して不必要な箇所をドライエッチングす
ることで積層型コンデンサを有するＤＲＡＭセルを完成
する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のピン構造の積層型コンデンサを有するＤＲＡ
Ｍセルのは、次の問題点があった。イ．マスク工程等が
反復されて製造工程が複雑となった。ロ．ドライエッチ
ング法により埋没コンタクトを形成するので、埋没コン
タクト領域のシリコン表面が損傷され易い。したがって
接触不良が多くなると共にリフレッシュ時間が増加され
る。ハ．ドライエッチング法により除去された部分の偶
角部の角度が、ほとんど直角（９０度）であるので、そ
の部位に蒸着される誘電体膜の厚さが不均一になる。し
たがって誘電体膜が破損され易く、結局漏泄電流が発生
する。本発明は、このような問題点を解決するためのも
ので、工程を単純化しコンデンサ面積を増大できるＤＲ
ＡＭセル提供することが課題である。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
にフィールド領域とアクチブ領域とを定めてそのフィー
ルド領域とアクチブ領域とにゲート（ワードライン）を
形成する。そのワードラインのゲートに側壁酸化膜を形
成し、ソース／ドレイン領域を形成し、第１絶縁層と第
２絶縁層、および第３絶縁層を順次蒸着し、前記最上段
の第３絶縁層の埋没コンタクト領域をエッチングして除
去し、底から露出した前記第２絶縁層を残された第３絶
縁層の下にまでウェットエッチングして除去し、さらに
前記第１絶縁の埋没コンタクト領域ウェットエッチング
で除去し、さらにポリシリコンを蒸着して不必要な部分
を除去した後、貯蔵ノードを形成して、その後通常の方
法により誘電体膜とプレートノードとを順次形成するも
のである。
【０００６】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。図８は本発明のレイアウト図である。図９ないし図
１６は図８のレイアウト図による製造工程断面図であ
る。図８において３１が貯蔵コンタクトで、３２が貯蔵
ノードである。図９のように、Ｐ型シリコン基板２１に
フィールド酸化膜２２を成長させてアクチブ領域とフィ
ールド領域とに区分し、ゲート酸化膜を成長させてポリ
シリコンとキャップゲート酸化膜２３とを順次蒸着した
後、ホト／エッチング工程によりゲート２４を形成す
る。図１０のように、ｎ−型不純物イオン注入によって
ソース／ドレイン領域２６を形成し、各ゲート２４の側
面に側壁酸化膜２５を形成して、かつｎ＋型不純物イオ
ン注入によりＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄｄｒ
ａｉｎ）構造のソース／ドレイン２６を形成する。さら
に図１１のように、選択比（Ｓｅｌｅｃｔｉｖｉｔｙ）
が異なる第１酸化膜２７，窒化膜２８，第２酸化膜２９
を順次蒸着した。この時第１酸化膜２７は薄膜とし、第
２酸化膜２９は第１酸化膜２７より肉厚部で形成する。
一方窒化膜２８の厚さは、コンデンサの面積を増大させ
ることに関係されるので、適当な厚さとする。図８及び
図１２のように、埋没コンタクト（ｂｕｒｉｅｄ ｃｏ
ｎｔａｃｃｔ）領域の第２酸化膜２９をドライエッチン
グ工程により除去して窒化膜を部分的に露出させる。図
８及び図１３のように、埋没コンタクト領域の露出され
た前記窒化膜２８を前記第２酸化膜を貯蔵ノードコンタ
クトマスクとしてウェットエッチング工程により除去す
る。この窒化膜２８の除去は第２酸化膜２９の残された
部分の下側にまで掘り込まれるようにエッチングが行わ
れる。この時ウェットエッチング工程の時間を調節して
掘り込まれる深さ（１）、すなわちコンデンサの面積を
調節する。窒化膜２８の厚さを調整して制御するように
しても良い。引き続いて図１４のように、ポリシリコン
を蒸着した後に、その不必要な部分を除去して、所望の
貯蔵ノードポリシリコン３０を形成する。図１５のよう
に、残った前記第２酸化膜２９及び窒化膜２８の全部を
順次除去する。その後図１６のように通常の方法により
誘電体膜３３とプレートノード用ポリシリコンとを順次
蒸着し、その後このポリシリコンの不必要な部分を除去
してプレートノード３４を形成する。誘電膜としては酸
化物または窒化物−酸化物（ＮＯ）または酸化物−窒化
物−酸化物（ＯＮＯ）を使用することができる。一般的
にはＮＯが用いられる。ＮＯを形成するには最初に窒化
物を蒸着し、その後に酸化物層を形成させる。その後絶
縁層（例えばＣＶＤ）を蒸着させ、その絶縁層をドライ
エッチングさせてビットラインコンタクトホールを形成
させる。更にビットラインのための金属層を蒸着させ
て、不必要部分をドライエッチングで除去して所望のビ
ットラインを形成してピン構造の積層型コンデンサを有
するＤＲＡＭセルを完成する。
【発明の効果】以上のように、ピン構造の積層型コンデ
ンサを有するＤＲＡＭセルの製造方法によれば、次の効
果がある。従来の製造方法に比べてマスク工程数を簡
素化するので製造工程が単純化する。図８のように、
窒化膜２８のウェットエッチング時、エッチング時間を
調節できるので設計に関係なく、コンデンサの面積を拡
張（１分ほど）させることができる。窒化膜２８の厚
さを調節することによりコンデンサの面積を増大させる
ことができる。ウェットエッチングにより埋没コンタ
クトを形成することによって埋没コンタクト領域のシリ
コン基板２１の表面損傷が小さいので接触性が向上され
ると共にリフレッシュ特性が改善される。ウェットエ
ッチングによりコンデンサが形成されるので、誘電体膜
等が均一の厚さと形成され、かつエッジ部分が丸くなっ
て急激な段が解消される。
【図面の簡単な説明】
【図１】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図２】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図３】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図４】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図５】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図６】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図７】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
【図８】本発明のピン構造の積層型コンデンサを有する
ＤＲＡＭセルのレイアウト図である。
【図９】本発明のピン構造の積層型コンデンサを有する
ＤＲＡＭセルの製造工程断面図である。
【図１０】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１１】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１２】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１３】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１４】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１５】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【図１６】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
【符号の説明】 ２１ シリコン基板 ２２ フィールド酸化膜 ２３ キャップゲート酸化膜 ２４ ゲート ２５ 側壁酸化膜 ２６ ソース／ドレイン領域 ２７ 第１酸化膜 ２８ 窒化膜 ２９ 第２酸化膜 ３０ 貯蔵ノード ３１ 埋没されたコンタクト領域 ３２ コンデンサ拡張領域 ３３ 誘電体膜 ３４ プレートノード
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１４】
【図１５】
【図１３】
【図１６】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上にフィールド領域と
    アクチブ領域とを定めてワードラインを形成する第１工
    程と， （ｂ）前記ワードラインのゲートに側壁酸化膜を形成
    し、ソース／ドレイン領域を形成する第２工程と， （ｃ）第１絶縁層と第２絶縁層、および第３絶縁層を順
    次蒸着する第３工程と， （ｄ）前記第３絶縁層の埋没コンタクト領域をエッチし
    て除去する第４工程と， （ｅ）前記第２絶縁層を所定の深さまでウェットエッチ
    して除去する第５工程と， （ｆ）前記第１絶縁層の埋没コンタクト領域ウェットエ
    ッチして除去する第６工程と， （ｇ）ポリシリコンを蒸着し不必要な部分を除去した
    後、貯蔵ノードを形成する第７工程と， （ｈ）通常の方法により誘電体膜とプレートノードとを
    順次形成する第８工程とからなる構成されることを特徴
    とするピン構造の積層型コンデンサを有するＤＲＡＭセ
    ルの製造方法。
  2. 【請求項２】 第３工程中、第１絶縁層と第３絶縁層と
    は選択比が等しく、第２絶縁層は第１，第３絶縁層より
    選択比が大きい物質を使用することを特徴とする前記第
    １項記載のピン構造の積層型コンデンサを有するＤＲＡ
    Ｍセルの製造方法。
  3. 【請求項３】 第５工程中、第２絶縁層のウェットエッ
    チ時間を調節してコンデンサの面積を増加させることを
    特徴とする前記第１項記載のピン構造の積層型コンデン
    サを有するＤＲＡＭセルの製造方法。
  4. 【請求項４】 第３工程中、第２絶縁層の厚さを調節し
    てコンデンサの面積を増加させることを特徴とする前記
    第１項記載のピン構造の積層型コンデンサを有するＤＲ
    ＡＭセルの製造方法。
JP4038471A 1991-02-18 1992-01-30 ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法 Expired - Fee Related JPH0715950B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019910002580A KR920017248A (ko) 1991-02-18 1991-02-18 반도체 메모리 소자의 커패시터 제조방법
KR2580/1991 1991-02-18

Publications (2)

Publication Number Publication Date
JPH0563154A true JPH0563154A (ja) 1993-03-12
JPH0715950B2 JPH0715950B2 (ja) 1995-02-22

Family

ID=19311191

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4038471A Expired - Fee Related JPH0715950B2 (ja) 1991-02-18 1992-01-30 ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法

Country Status (5)

Country Link
US (1) US5290726A (ja)
JP (1) JPH0715950B2 (ja)
KR (1) KR920017248A (ja)
DE (1) DE4201506C2 (ja)
TW (1) TW231363B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
KR960003004B1 (ko) * 1992-10-07 1996-03-02 금성일렉트론주식회사 반도체 메모리셀의 캐패시터 전극 제조방법
US5438009A (en) * 1993-04-02 1995-08-01 United Microelectronics Corporation Method of fabrication of MOSFET device with buried bit line
KR0151196B1 (ko) * 1994-01-12 1998-10-01 문정환 반도체 메모리장치의 제조방법
JPH07263576A (ja) * 1994-03-25 1995-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5436186A (en) * 1994-04-22 1995-07-25 United Microelectronics Corporation Process for fabricating a stacked capacitor
US5436188A (en) * 1994-04-26 1995-07-25 Industrial Technology Research Institute Dram cell process having elk horn shaped capacitor
CN1044948C (zh) * 1994-06-22 1999-09-01 现代电子产业株式会社 用于制造半导体器件叠层电容器的方法
US5661064A (en) * 1995-11-13 1997-08-26 Micron Technology, Inc. Method of forming a capacitor having container members
US5637523A (en) * 1995-11-20 1997-06-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
US6218237B1 (en) 1996-01-03 2001-04-17 Micron Technology, Inc. Method of forming a capacitor
TW363216B (en) * 1996-05-06 1999-07-01 United Microelectronics Corp Manufacturing method of capacitor used for DRAM
US5926718A (en) * 1996-08-20 1999-07-20 Micron Technology, Inc. Method for forming a capacitor
DE19640271C1 (de) 1996-09-30 1998-03-05 Siemens Ag Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung
US6541812B2 (en) * 1998-06-19 2003-04-01 Micron Technology, Inc. Capacitor and method for forming the same
US6214687B1 (en) 1999-02-17 2001-04-10 Micron Technology, Inc. Method of forming a capacitor and a capacitor construction
EP1363565A2 (en) * 2000-08-08 2003-11-26 SDGI Holdings, Inc. Implantable joint prosthesis
US8169014B2 (en) * 2006-01-09 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitive structure for an integrated circuit
US20090096003A1 (en) * 2007-10-11 2009-04-16 International Business Machines Corporation Semiconductor cell structure including buried capacitor and method for fabrication thereof
US11139368B2 (en) 2019-10-01 2021-10-05 HeFeChip Corporation Limited Trench capacitor having improved capacitance and fabrication method thereof
US11114442B2 (en) 2019-12-12 2021-09-07 HeFeChip Corporation Limited Semiconductor memory device with shallow buried capacitor and fabrication method thereof
US11296090B2 (en) 2019-12-12 2022-04-05 HeFeChip Corporation Limited Semiconductor memory device with buried capacitor and fin-like electrodes
US11322500B2 (en) 2020-07-28 2022-05-03 HeFeChip Corporation Limited Stacked capacitor with horizontal and vertical fin structures and method for making the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS602784B2 (ja) * 1982-12-20 1985-01-23 富士通株式会社 半導体記憶装置
US4649406A (en) * 1982-12-20 1987-03-10 Fujitsu Limited Semiconductor memory device having stacked capacitor-type memory cells
JPH0618257B2 (ja) * 1984-04-28 1994-03-09 富士通株式会社 半導体記憶装置の製造方法
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPS6379327A (ja) * 1986-09-24 1988-04-09 Hitachi Ltd 半導体集積回路装置の製造方法
JP2569048B2 (ja) * 1987-05-27 1997-01-08 株式会社日立製作所 半導体メモリの製造方法
EP0750347B1 (en) * 1987-06-17 2002-05-08 Fujitsu Limited Dynamic random access memory device and method of producing the same
KR910009805B1 (ko) * 1987-11-25 1991-11-30 후지쓰 가부시끼가이샤 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법
JP2590171B2 (ja) * 1988-01-08 1997-03-12 株式会社日立製作所 半導体記憶装置
JPH02142161A (ja) * 1988-11-22 1990-05-31 Mitsubishi Electric Corp 半導体装置
JP2777896B2 (ja) * 1989-01-20 1998-07-23 富士通株式会社 半導体記憶装置
JPH0824169B2 (ja) * 1989-05-10 1996-03-06 富士通株式会社 半導体記憶装置の製造方法
US4902377A (en) * 1989-05-23 1990-02-20 Motorola, Inc. Sloped contact etch process

Also Published As

Publication number Publication date
TW231363B (ja) 1994-10-01
DE4201506C2 (de) 1995-07-20
US5290726A (en) 1994-03-01
JPH0715950B2 (ja) 1995-02-22
DE4201506A1 (de) 1992-08-20
KR920017248A (ko) 1992-09-26

Similar Documents

Publication Publication Date Title
JPH0563154A (ja) ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法
US5597754A (en) Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process
US5492850A (en) Method for fabricating a stacked capacitor cell in semiconductor memory device
TW200406886A (en) Semiconductor constructions
JP3222944B2 (ja) Ｄｒａｍセルのキャパシタの製造方法
US4679299A (en) Formation of self-aligned stacked CMOS structures by lift-off
US7332397B2 (en) Method for fabricating semiconductor device
US5789291A (en) Dram cell capacitor fabrication method
US5292679A (en) Process for producing a semiconductor memory device having memory cells including transistors and capacitors
KR940004825A (ko) 디램(DRAM) 셀(Cell) 제조방법
US5104821A (en) Method for fabricating stacked capacitors in a DRAM cell
KR100231962B1 (ko) 비트라인 사이의 리치스루우 및 비트라인의 인터럽션에 대한 면역성을 제공하는 고밀도로 적층된 분할 게이트 eprom 셀
US7358575B2 (en) Method of fabricating SRAM device
US6146972A (en) Method for fabricating semiconductor device
WO2022142266A1 (zh) 半导体结构的制造方法及半导体结构
US7189622B2 (en) Method for fabricating semiconductor device
JPH07130834A (ja) 半導体装置およびその製造方法
KR930005234B1 (ko) 핀-스택구조의 셀 제조방법
KR930011258A (ko) 트랜치 커패시터를 갖는 dram의 제조방법
KR930007198B1 (ko) 자기 정렬된 이중 스택형 셀제조 방법 및 구조
KR940011803B1 (ko) 디램셀의 제조방법
KR100355607B1 (ko) 역방향 t자형의 캐패시터를 갖는 반도체 메모리 소자의 제조방법
KR0161375B1 (ko) 반도체장치의 커패시터 제조방법
JP2777494B2 (ja) キャパシタにおける蓄積電極の形成方法
KR960011665B1 (ko) 반도체 소자용 적층 캐패시터 형성방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees