JPH0715950B2 - ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法 - Google Patents
ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法Info
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- JPH0715950B2 JPH0715950B2 JP4038471A JP3847192A JPH0715950B2 JP H0715950 B2 JPH0715950 B2 JP H0715950B2 JP 4038471 A JP4038471 A JP 4038471A JP 3847192 A JP3847192 A JP 3847192A JP H0715950 B2 JPH0715950 B2 JP H0715950B2
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H—ELECTRICITY
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子に関
し、特にピン構造、（Ｐｉｎ Ｓｔｒｕｃｔｕｒｅ）の
積層型コンデンサを有するＤＲＡＭセルの製造方法に関
する。一般に、半導体メモリ素子は、素子の密度が増加
して高集積化するので、セル（Ｃｅｌｌ）の領域は減少
する。したがって小さいセル領域内で充分なコンデンサ
を得るための手段として、誘電常数と特性が良好な誘電
体の物質を開発し、コンデンサ領域が増大できる新しい
製造方法を模索して誘電体の厚さを減少させる等各方面
で活発に研究が進行中である。現在面積を増大させるた
めのコンデンサの構造としては、スタック構造（ｓｔａ
ｃｋ Ｓｔｒｕｃｔｕｒｅ），トレンチ構造（ｔｒｅｎ
ｃｈ Ｓｔｒｕｃｔｕｒｅ），スタック−トレンチ構造
（ｓｔａｃｋ−ｔｒｅｎｃｈ Ｓｔｒｕｃｔｕｒｅ），
ピン構造（ｐｉｎ Ｓｔｒｕｃｔｕｒｅ），シリンダ構
造等がある。これらの構造を用いてコンデンサの面積を
増大させることができるが、コンデンサの面積を増大す
るには、さらに複雑な工程を必要とするので、前記構造
を用いてコンデンサの面積を増大させるのには限界があ
った。
し、特にピン構造、（Ｐｉｎ Ｓｔｒｕｃｔｕｒｅ）の
積層型コンデンサを有するＤＲＡＭセルの製造方法に関
する。一般に、半導体メモリ素子は、素子の密度が増加
して高集積化するので、セル（Ｃｅｌｌ）の領域は減少
する。したがって小さいセル領域内で充分なコンデンサ
を得るための手段として、誘電常数と特性が良好な誘電
体の物質を開発し、コンデンサ領域が増大できる新しい
製造方法を模索して誘電体の厚さを減少させる等各方面
で活発に研究が進行中である。現在面積を増大させるた
めのコンデンサの構造としては、スタック構造（ｓｔａ
ｃｋ Ｓｔｒｕｃｔｕｒｅ），トレンチ構造（ｔｒｅｎ
ｃｈ Ｓｔｒｕｃｔｕｒｅ），スタック−トレンチ構造
（ｓｔａｃｋ−ｔｒｅｎｃｈ Ｓｔｒｕｃｔｕｒｅ），
ピン構造（ｐｉｎ Ｓｔｒｕｃｔｕｒｅ），シリンダ構
造等がある。これらの構造を用いてコンデンサの面積を
増大させることができるが、コンデンサの面積を増大す
るには、さらに複雑な工程を必要とするので、前記構造
を用いてコンデンサの面積を増大させるのには限界があ
った。
【０００２】前記コンデンサの領域を増大させるための
方法中、ピン構造を有するＤＲＡＭセルのコンデンサ製
造方法を図面を参照して説明する。図１〜図７は従来の
ピン構造の積層型コンデンサを有するＤＲＡＭセルの製
造工程断面図である。シリコン基板１にフィールド酸化
膜２を成長させて図１のようにアクチブ領域とフィール
ド領域とに区分する。ゲート酸化膜、ゲートポリシリコ
ン及びキャップゲート酸化膜をアクチブ領域とフィール
ド領域とに順次形成する。このポリシリコン層とキャッ
プゲート酸化膜とをホトエッチングしてゲート３を形成
し、不純物イオン注入によってソース／ドレイン領域４
を形成する。図２のように、全面にわたってＳｉ３Ｎ４
層５を蒸着する。このＳｉ３Ｎ４層はエッチングストッ
パーとして用いられる。その上に図３のように、ＳｉＯ
２６と第１貯蔵ノード用ポリシリコン７，ＳｉＯ２８を
順次蒸着して、貯蔵ノードコンタクトホールをドライエ
ッチング工程により形成する。図４のように、その後に
第２貯蔵ノード用ポリシリコン９を全面にわたって蒸着
する。
方法中、ピン構造を有するＤＲＡＭセルのコンデンサ製
造方法を図面を参照して説明する。図１〜図７は従来の
ピン構造の積層型コンデンサを有するＤＲＡＭセルの製
造工程断面図である。シリコン基板１にフィールド酸化
膜２を成長させて図１のようにアクチブ領域とフィール
ド領域とに区分する。ゲート酸化膜、ゲートポリシリコ
ン及びキャップゲート酸化膜をアクチブ領域とフィール
ド領域とに順次形成する。このポリシリコン層とキャッ
プゲート酸化膜とをホトエッチングしてゲート３を形成
し、不純物イオン注入によってソース／ドレイン領域４
を形成する。図２のように、全面にわたってＳｉ３Ｎ４
層５を蒸着する。このＳｉ３Ｎ４層はエッチングストッ
パーとして用いられる。その上に図３のように、ＳｉＯ
２６と第１貯蔵ノード用ポリシリコン７，ＳｉＯ２８を
順次蒸着して、貯蔵ノードコンタクトホールをドライエ
ッチング工程により形成する。図４のように、その後に
第２貯蔵ノード用ポリシリコン９を全面にわたって蒸着
する。
【０００３】図５のように、所定のパターンのマスク工
程により貯蔵ノードを定める。すなわち貯蔵ノード用ポ
リシリコン７，９層及びＳｉＯ２層６，８をドライエッ
チングにより除去する。前記Ｓｉ３Ｎ４層はエッチング
ストップ層として用いられる。さらに図６のようにウェ
ットエッチング工程により貯蔵ノードのポリシリコン層
７と９との間のＳｉＯ２層６，８及びＳｉ３Ｎ４層５を
完全に除去する。その後誘電体膜１０を貯蔵ノードの表
面に形成させる。図７に示すように、プレートノード用
ポリシリコン層１１が形成され、このポリシリコン層１
１がホト及びエッチング処理で形成される。その後絶縁
物のＳｉＯ２を表面全体に蒸着させてドライエッチング
によってビットラインコンタクトホールを形成する。そ
の後金属を蒸着して不必要な箇所をドライエッチングす
ることで積層型コンデンサを有するＤＲＡＭセルを完成
する。
程により貯蔵ノードを定める。すなわち貯蔵ノード用ポ
リシリコン７，９層及びＳｉＯ２層６，８をドライエッ
チングにより除去する。前記Ｓｉ３Ｎ４層はエッチング
ストップ層として用いられる。さらに図６のようにウェ
ットエッチング工程により貯蔵ノードのポリシリコン層
７と９との間のＳｉＯ２層６，８及びＳｉ３Ｎ４層５を
完全に除去する。その後誘電体膜１０を貯蔵ノードの表
面に形成させる。図７に示すように、プレートノード用
ポリシリコン層１１が形成され、このポリシリコン層１
１がホト及びエッチング処理で形成される。その後絶縁
物のＳｉＯ２を表面全体に蒸着させてドライエッチング
によってビットラインコンタクトホールを形成する。そ
の後金属を蒸着して不必要な箇所をドライエッチングす
ることで積層型コンデンサを有するＤＲＡＭセルを完成
する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のピン構造の積層型コンデンサを有するＤＲＡ
Ｍセルのは、次の問題点があった。イ．マスク工程等が
反復されて製造工程が複雑となった。ロ．ドライエッチ
ング法により埋没コンタクトを形成するので、埋没コン
タクト領域のシリコン表面が損傷され易い。したがって
接触不良が多くなると共にリフレッシュ時間が増加され
る。ハ．ドライエッチング法により除去された部分の偶
角部の角度が、ほとんど直角（９０度）であるので、そ
の部位に蒸着される誘電体膜の厚さが不均一になる。し
たがって誘電体膜が破損され易く、結局漏泄電流が発生
する。本発明は、このような問題点を解決するためのも
ので、工程を単純化しコンデンサ面積を増大できるＤＲ
ＡＭセル提供することが課題である。
うな従来のピン構造の積層型コンデンサを有するＤＲＡ
Ｍセルのは、次の問題点があった。イ．マスク工程等が
反復されて製造工程が複雑となった。ロ．ドライエッチ
ング法により埋没コンタクトを形成するので、埋没コン
タクト領域のシリコン表面が損傷され易い。したがって
接触不良が多くなると共にリフレッシュ時間が増加され
る。ハ．ドライエッチング法により除去された部分の偶
角部の角度が、ほとんど直角（９０度）であるので、そ
の部位に蒸着される誘電体膜の厚さが不均一になる。し
たがって誘電体膜が破損され易く、結局漏泄電流が発生
する。本発明は、このような問題点を解決するためのも
ので、工程を単純化しコンデンサ面積を増大できるＤＲ
ＡＭセル提供することが課題である。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
にフィールド領域とアクチブ領域とを定めてそのフィー
ルド領域とアクチブ領域とにゲート（ワードライン）を
形成する。そのワードラインのゲートに側壁酸化膜を形
成し、ソース／ドレイン領域を形成し、第１絶縁層と第
２絶縁層、および第３絶縁層を順次蒸着し、前記最上段
の第３絶縁層の埋没コンタクト領域をエッチングして除
去し、底から露出した前記第２絶縁層を残された第３絶
縁層の下にまでウェットエッチングして除去し、さらに
前記第１絶縁の埋没コンタクト領域ウェットエッチング
で除去し、さらにポリシリコンを蒸着して不必要な部分
を除去した後、貯蔵ノードを形成して、その後通常の方
法により誘電体膜とプレートノードとを順次形成するも
のである。
にフィールド領域とアクチブ領域とを定めてそのフィー
ルド領域とアクチブ領域とにゲート（ワードライン）を
形成する。そのワードラインのゲートに側壁酸化膜を形
成し、ソース／ドレイン領域を形成し、第１絶縁層と第
２絶縁層、および第３絶縁層を順次蒸着し、前記最上段
の第３絶縁層の埋没コンタクト領域をエッチングして除
去し、底から露出した前記第２絶縁層を残された第３絶
縁層の下にまでウェットエッチングして除去し、さらに
前記第１絶縁の埋没コンタクト領域ウェットエッチング
で除去し、さらにポリシリコンを蒸着して不必要な部分
を除去した後、貯蔵ノードを形成して、その後通常の方
法により誘電体膜とプレートノードとを順次形成するも
のである。
【０００６】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。図８は本発明のレイアウト図である。図９ないし図
１６は図８のレイアウト図による製造工程断面図であ
る。図８において３１が貯蔵コンタクトで、３２が貯蔵
ノードである。図９のように、Ｐ型シリコン基板２１に
フィールド酸化膜２２を成長させてアクチブ領域とフィ
ールド領域とに区分し、ゲート酸化膜を成長させてポリ
シリコンとキャップゲート酸化膜２３とを順次蒸着した
後、ホト／エッチング工程によりゲート２４を形成す
る。図１０のように、ｎ−型不純物イオン注入によって
ソース／ドレイン領域２６を形成し、各ゲート２４の側
面に側壁酸化膜２５を形成して、かつｎ＋型不純物イオ
ン注入によりＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄｄｒ
ａｉｎ）構造のソース／ドレイン２６を形成する。さら
に図１１のように、選択比（Ｓｅｌｅｃｔｉｖｉｔｙ）
が異なる第１酸化膜２７，窒化膜２８，第２酸化膜２９
を順次蒸着した。この時第１酸化膜２７は薄膜とし、第
２酸化膜２９は第１酸化膜２７より肉厚部で形成する。
一方窒化膜２８の厚さは、コンデンサの面積を増大させ
ることに関係されるので、適当な厚さとする。図８及び
図１２のように、埋没コンタクト（ｂｕｒｉｅｄ ｃｏ
ｎｔａｃｃｔ）領域の第２酸化膜２９をドライエッチン
グ工程により除去して窒化膜を部分的に露出させる。図
８及び図１３のように、埋没コンタクト領域の露出され
た前記窒化膜２８を前記第２酸化膜を貯蔵ノードコンタ
クトマスクとしてウェットエッチング工程により除去す
る。この窒化膜２８の除去は第２酸化膜２９の残された
部分の下側にまで掘り込まれるようにエッチングが行わ
れる。この時ウェットエッチング工程の時間を調節して
掘り込まれる深さ（１）、すなわちコンデンサの面積を
調節する。窒化膜２８の厚さを調整して制御するように
しても良い。引き続いて図１４のように、ポリシリコン
を蒸着した後に、その不必要な部分を除去して、所望の
貯蔵ノードポリシリコン３０を形成する。図１５のよう
に、残った前記第２酸化膜２９及び窒化膜２８の全部を
順次除去する。その後図１６のように通常の方法により
誘電体膜３３とプレートノード用ポリシリコンとを順次
蒸着し、その後このポリシリコンの不必要な部分を除去
してプレートノード３４を形成する。誘電膜としては酸
化物または窒化物−酸化物（ＮＯ）または酸化物−窒化
物−酸化物（ＯＮＯ）を使用することができる。一般的
にはＮＯが用いられる。ＮＯを形成するには最初に窒化
物を蒸着し、その後に酸化物層を形成させる。その後絶
縁層（例えばＣＶＤ）を蒸着させ、その絶縁層をドライ
エッチングさせてビットラインコンタクトホールを形成
させる。更にビットラインのための金属層を蒸着させ
て、不必要部分をドライエッチングで除去して所望のビ
ットラインを形成してピン構造の積層型コンデンサを有
するＤＲＡＭセルを完成する。
る。図８は本発明のレイアウト図である。図９ないし図
１６は図８のレイアウト図による製造工程断面図であ
る。図８において３１が貯蔵コンタクトで、３２が貯蔵
ノードである。図９のように、Ｐ型シリコン基板２１に
フィールド酸化膜２２を成長させてアクチブ領域とフィ
ールド領域とに区分し、ゲート酸化膜を成長させてポリ
シリコンとキャップゲート酸化膜２３とを順次蒸着した
後、ホト／エッチング工程によりゲート２４を形成す
る。図１０のように、ｎ−型不純物イオン注入によって
ソース／ドレイン領域２６を形成し、各ゲート２４の側
面に側壁酸化膜２５を形成して、かつｎ＋型不純物イオ
ン注入によりＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄｄｒ
ａｉｎ）構造のソース／ドレイン２６を形成する。さら
に図１１のように、選択比（Ｓｅｌｅｃｔｉｖｉｔｙ）
が異なる第１酸化膜２７，窒化膜２８，第２酸化膜２９
を順次蒸着した。この時第１酸化膜２７は薄膜とし、第
２酸化膜２９は第１酸化膜２７より肉厚部で形成する。
一方窒化膜２８の厚さは、コンデンサの面積を増大させ
ることに関係されるので、適当な厚さとする。図８及び
図１２のように、埋没コンタクト（ｂｕｒｉｅｄ ｃｏ
ｎｔａｃｃｔ）領域の第２酸化膜２９をドライエッチン
グ工程により除去して窒化膜を部分的に露出させる。図
８及び図１３のように、埋没コンタクト領域の露出され
た前記窒化膜２８を前記第２酸化膜を貯蔵ノードコンタ
クトマスクとしてウェットエッチング工程により除去す
る。この窒化膜２８の除去は第２酸化膜２９の残された
部分の下側にまで掘り込まれるようにエッチングが行わ
れる。この時ウェットエッチング工程の時間を調節して
掘り込まれる深さ（１）、すなわちコンデンサの面積を
調節する。窒化膜２８の厚さを調整して制御するように
しても良い。引き続いて図１４のように、ポリシリコン
を蒸着した後に、その不必要な部分を除去して、所望の
貯蔵ノードポリシリコン３０を形成する。図１５のよう
に、残った前記第２酸化膜２９及び窒化膜２８の全部を
順次除去する。その後図１６のように通常の方法により
誘電体膜３３とプレートノード用ポリシリコンとを順次
蒸着し、その後このポリシリコンの不必要な部分を除去
してプレートノード３４を形成する。誘電膜としては酸
化物または窒化物−酸化物（ＮＯ）または酸化物−窒化
物−酸化物（ＯＮＯ）を使用することができる。一般的
にはＮＯが用いられる。ＮＯを形成するには最初に窒化
物を蒸着し、その後に酸化物層を形成させる。その後絶
縁層（例えばＣＶＤ）を蒸着させ、その絶縁層をドライ
エッチングさせてビットラインコンタクトホールを形成
させる。更にビットラインのための金属層を蒸着させ
て、不必要部分をドライエッチングで除去して所望のビ
ットラインを形成してピン構造の積層型コンデンサを有
するＤＲＡＭセルを完成する。
【発明の効果】以上のように、ピン構造の積層型コンデ
ンサを有するＤＲＡＭセルの製造方法によれば、次の効
果がある。従来の製造方法に比べてマスク工程数を簡
素化するので製造工程が単純化する。図８のように、
窒化膜２８のウェットエッチング時、エッチング時間を
調節できるので設計に関係なく、コンデンサの面積を拡
張（１分ほど）させることができる。窒化膜２８の厚
さを調節することによりコンデンサの面積を増大させる
ことができる。ウェットエッチングにより埋没コンタ
クトを形成することによって埋没コンタクト領域のシリ
コン基板２１の表面損傷が小さいので接触性が向上され
ると共にリフレッシュ特性が改善される。ウェットエ
ッチングによりコンデンサが形成されるので、誘電体膜
等が均一の厚さと形成され、かつエッジ部分が丸くなっ
て急激な段が解消される。
ンサを有するＤＲＡＭセルの製造方法によれば、次の効
果がある。従来の製造方法に比べてマスク工程数を簡
素化するので製造工程が単純化する。図８のように、
窒化膜２８のウェットエッチング時、エッチング時間を
調節できるので設計に関係なく、コンデンサの面積を拡
張（１分ほど）させることができる。窒化膜２８の厚
さを調節することによりコンデンサの面積を増大させる
ことができる。ウェットエッチングにより埋没コンタ
クトを形成することによって埋没コンタクト領域のシリ
コン基板２１の表面損傷が小さいので接触性が向上され
ると共にリフレッシュ特性が改善される。ウェットエ
ッチングによりコンデンサが形成されるので、誘電体膜
等が均一の厚さと形成され、かつエッジ部分が丸くなっ
て急激な段が解消される。
【図１】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図２】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図３】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図４】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図５】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図６】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図７】従来のピン構造の積層型コンデンサを有するＤ
ＲＡＭセルの製造工程断面図である。
ＲＡＭセルの製造工程断面図である。
【図８】本発明のピン構造の積層型コンデンサを有する
ＤＲＡＭセルのレイアウト図である。
ＤＲＡＭセルのレイアウト図である。
【図９】本発明のピン構造の積層型コンデンサを有する
ＤＲＡＭセルの製造工程断面図である。
ＤＲＡＭセルの製造工程断面図である。
【図１０】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
【図１１】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
【図１２】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
【図１３】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
【図１４】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
【図１５】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
【図１６】本発明のピン構造の積層型コンデンサを有す
るＤＲＡＭセルの製造工程断面図である。
るＤＲＡＭセルの製造工程断面図である。
２１ シリコン基板 ２２ フィールド酸化膜 ２３ キャップゲート酸化膜 ２４ ゲート ２５ 側壁酸化膜 ２６ ソース／ドレイン領域 ２７ 第１酸化膜 ２８ 窒化膜 ２９ 第２酸化膜 ３０ 貯蔵ノード ３１ 埋没されたコンタクト領域 ３２ コンデンサ拡張領域 ３３ 誘電体膜 ３４ プレートノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (5)
- 【請求項１】 （ａ）半導体基板上にフィールド領域と
アクチブ領域とを定めてそのフィールド領域とアクチブ
領域とにゲートを形成させる第１工程と，（ｂ）前記ゲ
ートの側面に側壁酸化膜を形成し、ソース／ドレイン領
域を基板上に形成する第２工程と，（ｃ）それぞれが異
なるエッチング選択比の複数の絶縁層を順次蒸着する第
３工程と，（ｄ）埋没コンタクトホールマスクを形成す
るために埋没コンタクト領域に対応する前記最上段の絶
縁層をエッチングして除去する第４工程と，（ｅ）最上
段の残された絶縁層をマスクとしてその絶縁層から露出
した次の絶縁層を最上段の残された部分の下にまでウェ
ットエッチングして除去する第５工程と，（ｆ）ポリシ
リコンを蒸着して不必要な部分を除去した後、貯蔵ノー
ドを形成する第６工程と，（ｇ）誘電体層とプレートノ
ードとを順次形成する第７工程とからなることを特徴と
するピン構造の積層型コンデンサを有するＤＲＡＭセル
の製造方法。 - 【請求項２】 前記複数の絶縁層は同じエッチング選択
比の第１及び第３絶縁層と、それより多いエッチング選
択比の第２絶縁層とからなることを特徴とする前記第１
項記載のピン構造の積層型コンデンサを有するＤＲＡＭ
セルの製造方法。 - 【請求項３】 第１絶縁層が酸化物層であり、第２絶縁
層が窒化物層であり、第３絶縁層が酸化物層であること
を特徴とする前記第２項記載のピン構造の積層型コンデ
ンサを有するＤＲＡＭセルの製造方法。 - 【請求項４】 前記第５工程においてコンデンサ領域の
範囲を広げるためのエッチング長さを第２絶縁層のウエ
ットエッチング時間を制御することによって制御するこ
とを特徴とする前記第１項記載のピン構造の積層型コン
デンサを有するＤＲＡＭセルの製造方法。 - 【請求項５】 前記第５工程においてコンデンサ領域の
範囲を広げるためのエッチング長さを第２絶縁層の蒸着
厚さを制御することで制御することを特徴とする前記第
１項記載のピン構造の積層型コンデンサを有するＤＲＡ
Ｍセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2580/1991 | 1991-02-18 | ||
| KR1019910002580A KR920017248A (ko) | 1991-02-18 | 1991-02-18 | 반도체 메모리 소자의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563154A JPH0563154A (ja) | 1993-03-12 |
| JPH0715950B2 true JPH0715950B2 (ja) | 1995-02-22 |
Family
ID=19311191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038471A Expired - Fee Related JPH0715950B2 (ja) | 1991-02-18 | 1992-01-30 | ピン構造の積層型コンデンサを有するｄｒａｍセルの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5290726A (ja) |
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