DE4201506C2 - Verfahren zur Herstellung von DRAM-Speicherzellen mit Stapelkondensatoren mit Flossenstruktur - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von DRAM-Speicherzellen mit Stapelkondensatoren mit Flossen­ struktur.

Gegenwärtig gibt es einen Trend zur Hochintegration von Halbleiterspeicherelementen. Diese Hochintegration wird durch Erhöhung der Dichte der Halbleiterspeicherelemente er­ reicht. Die Erhöhung der Dichte fuhrt jedoch zur Verkleine­ rung des Zellenbereichs. Um in einem kleinen Zellenbereich einen ausreichenden Kondensatorbereich zu erhalten, sind verschiedene Dielektrika mit hoher Dielektrizitätskonstante und hervorragender Charakteristik sowie Verfahren zur Ver­ größerung des Kondensatorbereichs und zur Verringerung der Dicke dielektrischer Schichten entwickelt worden.

Die gegenwärtig entwickelten Kondensatorstrukturen, mit denen eine Vergrößerung des Kondensatorbereichs erzielt wer­ den kann, sind zum Beispiel eine Stapelstruktur, eine Gra­ benstruktur, eine Stapel-Graben-Struktur, eine Flossenstruk­ tur und eine Zylinderstruktur. Die oben erwähnten Strukturen können zwar den Kondensatorbereich vergrößern, erfordern aber ein komplexeres Herstellungsverfahren.

Nachstehend wird ein Beispiel für ein Verfahren in Verbin­ dung mit der Herstellung einer DRAM-Speicherzelle mit Kon­ densatoren mit Flossenstruktur beschrieben, das in IEDM 88, Seite 592-595 dargestellt ist.

Fig. 4a bis 4g zeigen Schnittansichten, die das Verfahren zur Herstellung einer DRAM-Speicherzelle mit Stapelkondensa­ toren mit Flossenstruktur veranschaulichen. Bei dem Verfah­ ren wird zunächst auf einer Siliziumunterlage 1 eine Feld- Oxidschicht 2 so ausgebildet, daß die Siliziumunterlage 1 in aktive Bereiche und Feldbereiche unterteilt wird, wie in Fig. 4a dargestellt. Dann wird auf der Feld-Oxidschicht 2 und den aktiven Bereichen der Reihe nach eine Gate-Oxid- Schicht ausgebildet, um auf der Gate-Oxidschicht nacheinan­ der eine Polysiliziumschicht und eine Gate-Oxid-Deckschicht abzuscheiden. Die Polysiliziumschicht und die Gate-Oxid- Deckschicht werden einer Fotoätzung zur Ausbildung von Gates 3 unterworfen. Dann erfolgt eine Fremdioneninjektion in die Siliziumunterlage 1, um darauf Source- und Drain-Bereiche 4 auszubilden.

Wie in Fig. 4b dargestellt, wird auf die Oberfläche der Si­ liziumunterlage 1 eine Si₃N₄-Schicht, die danach als Ätz­ stopper verwendet wird, aufgebracht. Auf die Si₃N₄-Schicht werden nacheinander eine SiO₂-Schicht 6, eine Polysilizium­ schicht 7 für einen ersten Speicherknoten und eine SiO₂- Schicht 8 aufgebracht, wie in Fig. 4c dargestellt. Danach wird mittels Trockenätzung ein vergrabener Speicherknoten­ kontakt ausgebildet.

Anschließend wird eine weitere Polysiliziumschicht 9 für zweite Speicherknotenkontakte auf die gesamte freiliegende Oberfläche aufgebracht.

Dann werden unter Verwendung einer Maske mit einem vorgege­ benen Muster Speicherknoten festgelegt. Die Polysilizium­ schichten 7 und 9 für den ersten bzw. den zweiten Speicher­ knoten und die SiO₂-Schichten 6 und 8 werden mittels Trockenätzung und unter Anwendung der Si₃N₄-Schicht als Ätz­ abstoppmittel geätzt, wie in Fig. 4e dargestellt.

Danach werden die verbliebenen SiO₂-Schichten 6 und 8 mit­ tels Naßätzung vollständig entfernt, wie in Fig. 4f darge­ stellt.

Auf die gesamte freiliegende Oberfläche werden dann eine di­ elektrische Schicht 10 und eine weitere Polysiliziumschicht 11 für eine Belegungselektrode aufgebracht und dann wieder teilweise in unnötigen Bereichen entfernt. Danach wird eine SiO₂-Schicht 12 auf der freiliegenden Oberfläche abgeschie­ den und durch Trockenätzen geätzt, um Bitleitungskontaktlö­ cher auszubilden. Darauf wird Metall abgeschieden und trockengeätzt und eine Bitleitung 13 ausgebildet. Auf diese Weise erhält man eine DRAM-Speicherzelle mit Stapelkondensa­ toren mit Flossenstruktur, wie in Fig. 4g gezeigt.

Bei derartigen DRAM-Speicherzellen mit Stapelkondensatoren in Flossenstruktur werden die Speicherknoten in mehreren Prozeßschritten hergestellt.

Es ist die Aufgabe der Erfindung, ein Herstellungsverfahren für eine Speicherzelle mit Flossenstruktur zu schaffen, das relativ wenige Verfahrensschritte benötigt.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.

Die Erfindung wird nachstehend anhand von Ausführungsbei­ spielen und der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 und 2b bis 2h Querschnitte im Ablauf des Herstel­ lungsverfahrens;

Fig. 3a und 3b Querschnitte, welche die erfindungsgemäße Flächenerweiterung von Kondensatorbereichen veranschauli­ chen, und

Fig. 4a bis 4g schematische Schnittansichten zur Darstellung eines herkömmlichen Fertigungsverfahrens für eine DRAN- Speicherzelle mit Stapelkondensatoren mit Flossenstruktur.

Bei dem erfindungsgemäßen Verfahren wird zunächst auf einem p-Siliziumsubstrat 21 eine Feld-Oxidschicht 22 ausgebildet, so daß das Siliziumsubstrat 21 in aktive Bereiche und Feld­ bereiche unterteilt wird, wie in Fig. 1 dargestellt. Dann wird auf der Feld-Oxidschicht 22 eine Gate-Oxidschicht aus­ gebildet, und auf die Gate-Oxidschicht werden nacheinander eine Polysiliziumschicht und eine Gate-Oxid-Deckschicht auf­ gebracht. Die Polysiliziumschicht und die Gate-Oxid-Deck­ schicht 23 werden einer Fotoätzung unterworfen, um die Gates 24 auszubilden, dann werden n⁻-Fremdionen in das Silizium­ substrat 21 injiziert, um darauf Source- und Drainbereiche auszubilden, wie in Fig. 2b dargestellt. Auf jedem Gate 24 wird eine Seitenwand-Oxidschicht 25 ausgebildet. Außerdem werden n⁺-Fremdionen in das Siliziumsubstrat 1 injiziert, um darauf Source- und Drain-Bereiche 26 mit LDD-Struktur (schwach dotierter Drain-Struktur) auszubilden.

Auf die gesamte freiliegende Oberfläche werden nacheinander eine erste Oxidschicht 27 mit hoher Ätzselektivität (Ätzab­ trag eines einzelnen Materials, wenn mehrere Materialien gleichzeitig mit demselben Ätzmittel geätzt werden), eine Nitridschicht 28 und eine zweite Oxidschicht 29 aufgebracht, wie in Fig. 2c dargestellt. Die erste Oxidschicht 27 hat Fo­ liendicke, während die zweite Oxidschicht 29 dicker ist als die erste Oxidschicht 27. Andererseits besitzt die Nitrid­ schicht 28 die richtige Dicke zur Flächenvergrößerung der Kondensatorbereiche.

Danach wird die zweite Oxidschicht 29 trocken geätzt, so daß ihre Teile in vergrabenen Kontaktbereichen entfernt werden, um die Nitridschicht 28 teilweise freizulegen, wie in Fig. 2d dargestellt. Die freiliegenden Teile der Nitridschicht 28 in den vergrabenen Kontaktbereichen werden dann naß geätzt, wie in Fig. 2e geneigt. Das Ätzen der Nitridschicht 28 wird auch für die Teile der Nitridschicht 28 ausgeführt, die unter der zweiten Oxidschicht 29 liegen, so daß die Ätzlänge jedes verdeckten Teils der Nitridschicht 28 den in Fig. 2e gezeigten vorgegebenen Wert 1 besitzt. Die Ätzlänge kann durch Kontrolle der Naßätzdauer reguliert werden.

Anschließend wird auf die gesamte frei liegende Oberfläche eine weitere Polysiliziumschicht aufgebracht und dann in den unnötigen Bereichen teilweise entfernt, um Speicherknoten 30 auszubilden, wie in Fig. 2f gezeigt.

Die verbleibende zweite Oxidschicht 29 und die restliche Nitridschicht 28 werden durch Naßätzen vollständig entfernt, wie in Fig. 2g dargestellt.

Auf die gesamte freiliegende Oberfläche werden nacheinander eine dielektrische Schicht 33 und eine weitere Polysilizium­ schicht 34 aufgebracht. Die Schicht 33 ist in Fig. 2h als dicke Linie auf den Knoten 30 dargestellt. Danach wird die oberste Polysiliziumschicht 34 in unnötigen Bereichen teil­ weise entfernt und über die gesamte Fläche eine Isolatorschicht J abgeschieden, die zusammen mit der ersten Isolierschicht 27 geätzt wird, um Bitleitungskontakte auszubilden. Schließlich werden Bitleitungen B ausgebildet. Auf diese Weise erhält man eine DRAM-Speicherzelle mit Stapelkondensa­ toren mit Flossenstruktur, wie in Fig. 2h dargestellt.

Das obige erfindungsgemäße Herstellungsverfahren für DRAN- Speicherzellen mit Stapelkondensatoren mit Flossenstruktur hat die folgenden Vorteile:

Erstens verringert es die Anzahl der Maskenprozesse gegen­ über dem Stand der Technik und vereinfacht auf diese Weise den Herstellungsprozeß;
zweitens ermöglicht es die Vergrößerung der Speicherknoten 30 unabhängig von der angewendeten Entwurfsregel durch Kon­ trolle der Naßätzdauer der Nitridschicht 28, wie in Fig. 3a durch die Länge 1 dargestellt ist;
drittens ermöglicht es die Vergrößerung der Speicherknoten 30 durch Kontrolle der Dicke t der Nitridschicht 28, wie in Fig. 3b dargestellt; und
viertens verringert es die Oberflächendefekte des Silizium­ substrats 21 in den vergrabenen Kontaktbereichen durch Anwendung des Naßätzens zur Ausbildung der vergrabenen Kon­ takte und verbessert damit die Auffrischungscharakteristik.

Claims (4)

1. Verfahren zur Herstellung einer DRAM-Speicherzelle mit Stapelkondensatoren mit Flossenstruktur, das die folgen­ den Schritte aufweist:

• (a) Herstellen von Feldbereichen und aktiven Bereichen auf einem Halbleitersubstrat (21) und Ausbildung von Gateleitungen;
• (b) Ausbildung von Seitenwand-Oxidschichten (25) auf Ga­ teleitungen und Ausbildung von Source- und Drain- Bereichen (26) in dem Substrat (21);
• (c) nacheinander erfolgendes Aufbringen einer ersten (27), zweiten (28) und dritten Isolierschicht (29) auf der gesamten freiliegenden Oberfläche;
• (d) teilweises Ätzen der obersten, dritten Isolier­ schicht (29) zum Entfernen ihrer im Bereich vergra­ bener Kontaktbereiche, die in einem späteren Verfah­ rensschritt herzustellen sind, liegenden Teile;
• (e) Naßätzen der zweiten Isolierschicht (28), um ihre freiliegenden Teile vollständig und ihre verdeckten, unter der dritten Isolierschicht (29) liegenden Teile teilweise bis zu einer vorgegebenen Ätzlänge (l) zu entfernen;
• (f) Naßätzen der ersten Isolierschicht (27), um ihre in den vergrabenen Kontaktbereichen liegenden Teile zu entfernen;
• (g) Aufbringen einer Polysiliziumschicht und an­ schließendes Entfernen ihrer unnötigen Teile zur Ausbildung von Speicherknoten (30) der Stapelkondensa­ toren, und Entfernen der restlichen Teile der drit­ ten Isolierschicht (29); und
• (h) Ausbildung einer dielektrischen Schicht (33) und da­ nach Ausbildung von Belegungselektroden (34) der Stapelkondensatoren.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (27) aus einem Material mit der gleichen Ätzselektivität wie die dritte Isolierschicht (29) besteht, während die zweite Isolierschicht (28) aus einem Material mit einer höheren Ätzselektivität als die erste (27) und die dritte Schicht (29) besteht.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die vorgegebene Ätzlänge (1) durch Kontrolle der Naßätzdauer der zweiten Isolierschicht (28) im Schritt (e) reguliert wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die vorgegebene Ätzlänge (1) durch Kontrolle der Auftragungsdicke der zweiten Isolier­ schicht (28) im Schritt (c) reguliert wird.