DE19933480A1 - Zylindrischer Kondensator und Verfahren für dessen Herstellung - Google Patents

Zylindrischer Kondensator und Verfahren für dessen Herstellung

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Abstract

Ein zylindrischer Kondensator, der die photolithographische Auflösung durch teilweises Ätzen einer Öffnung zur Speicherknotenausbildung und dadurch Verringern des Abstands zwischen den durch den Photolithographieprozeß festgelegten benachbarten Öffnungen übertrifft. Die Seitenwände der durch den Photolithographieprozeß festgelegten Öffnung werden durch Naßätzen um mindestens dieselbe Dicke wie die später ausgebildete leitende Schicht (114) zur Speicherknotenausbildung vergrößert. Kontaktstecker (108), die mit dem Boden der zylindrischen Speicherknoten (120) elektrisch verbunden werden, werden aus der oberen Oberfläche des Kontaktbodens herausragen gelassen, um die Prozeßtoleranzen zu erhöhen und den Kontaktwiderstand zu senken.

Description

Die Erfindung betrifft die Halbleiterbauelement-Fertigung und insbesondere ein Verfahren zur Herstellung eines DRAM-Zellenkondensators, das auf ein integriertes Schaltkreisbauelement mit hoher Packungsdichte mit einem gelockerten photographischen Prozeß anwendbar sein kann.
Wenn die Speicherzellendichte von DRAM-Bauelementen zunimmt, besteht eine ständige Herausforderung darin, eine ausreichend hohe Speicherkapazität trotz sinkender Zellenfläche aufrechtzuerhalten. Außerdem besteht ein ständiges Ziel darin, die Zellenfläche weiter zu senken. Um eine Kapazität eines solchen Speicherkondensators auf einem brauchbaren Wert zu halten, wurden viele Verfahren untersucht und entwickelt. Eine Vorgehensweise besteht darin, eine dielektrische Schicht mit hoher Dielektrizitätskonstante, wie z. B. BST, anstelle einer herkömmlichen dielektrischen NO- oder ONO-Schicht auszubilden. Die Ausbildung der dielektrischen Schicht ist jedoch noch im Untersuchungsstadium und es besteht ein mit der Zuverlässigkeit verbundenes Problem.
Eine alternative Vorgehensweise besteht darin, einen dreidimensionalen Kondensator, wie z. B. einen Stapelkondensator, auszubilden, um die vorhandene Oberfläche zu vergrößern. Solche Stapelkondensatoren umfassen beispielsweise doppelte Stapel-, Rippenstapel-, zylindrische, gespreizte Stapel- und Kastenstruktur-Konden­ satoren. Da sowohl die äußeren als auch die inneren Oberflächen als effektive Kondensatorfläche verwendet werden können, eignet sich die zylindrische Struktur vorteilhaft für den dreidimensionalen Stapelkondensator und eignet sich besonders für eine integrierte Speicherzelle, wie z. B. DRAM-Zellen.
Als Verweis offenbarte das US-Pat. Nr. 5 340 765 (23. August 1994) ein Verfahren zur Herstellung einer Kondensatorstruktur, die einem zylindrischen Behälter ähnelt. Komplexere Strukturen, wie z. B. die Behälter-in- Behälter- und Mehrfachstift-Strukturen sind im US-Pat. Nr. 5 340 763 (23. August 1994) offenbart.
In letzter Zeit wurden neue Technologien entwickelt zur weiteren Vergrößerung der effektiven Oberfläche durch Modifizieren der Oberflächenmorphologie des Polysilizium-Speicher­ knotens selbst durch Eingravieren oder Steuern der Keimbildungs- und Wachstumsbedingung von Polysilizium. Eine Siliziumschicht mit halbkugelförmigen Körnchen (HSG) kann über einem Speicherknoten abgeschieden werden, um die Oberfläche und Kapazität zu erhöhen.
Ein mit einem Kondensator mit einer HSG-Siliziumschicht verbundenes Problem ist die elektrische Brücke zwischen benachbarten Speicherknoten. Darüber hinaus lassen DRAM-Bauelemente mit hoher Packungsdichte wenig Platz für den Speicherknoten einer Speicherzelle, was es schwierig macht, HSG-Silizium auf der inneren Oberfläche des zylindrischen Kondensators zu verwenden, und zu elektrischen Brücken zwischen gegenüberliegendem HSG-Silizium innerhalb des Zylinders, insbesondere bezüglich der kürzesten Richtung des zylindrischen Kondensators, führt.
Insbesondere bei einem 256 DRAM mit einem Entwurfsmaß von 170 nm weist der zylindrische Kondensator mit der HSG-Siliziumschicht in der kürzesten Richtung eine minimale Strukturbreite von 170 nm auf. Zu diesem Zeitpunkt ist es erforderlich, daß eine leitende HSG-Rahmenschicht mindestens 40 nm aufweist, und das HSG weist eine Dicke von etwa 30 nm auf. Die Gesamtdicke des Speicherknotens mit der HSG-Siliziumschicht wird etwa 140 nm. Daher ist es sehr schwierig, anschließend eine dielektrische Schicht und einen Plattenknoten auszubilden, da die dielektrische Schicht eine Dicke von etwa 8 nm aufweist und der Plattenknoten eine Dicke von etwa 30 nm aufweist. Die Gesamtabmessung der in der zylindrischen Öffnung abgeschiedenen Schichten beträgt nämlich in der kürzesten Richtung etwa 216 nm, was über dem Entwurfsmaß von 170 nm liegt. Folglich ist es unmöglich, bei Anwendung des Entwurfsmaßes von 170 nm eine HSG-Siliziumschicht auszubilden, und es kann keine ausreichende Kapazität erhalten werden, die für die Leistung des Bauelements erforderlich ist.
Es ist Aufgabe der Erfindung, ein Verfahren zur Herstellung eines zylindrischen Kondensators mit HSG-Silizium auf seiner inneren Oberfläche in einem integrierten Schaltkreisbauelement mit hoher Packungsdichte bereit zustellen.
Ein Merkmal der Erfindung ist die Ausbildung des zylindrischen Kondensators mit HSG-Silizium auf seiner inneren Oberfläche, um die vorhandene Oberfläche zu vergrößern, wobei ein gelockertes Entwurfsmaß für einen photographischen Prozeß durch Vergrößern der durch den photographischen Prozeß festgelegten Öffnungen zur Speicherknotenausbildung durch Naßätzen verwendet wird. Der Abstand zwischen benachbarten Speicherknoten kann bis auf einen minimalen Abstand von etwa 10 nm verringert werden.
Ein weiteres Merkmal der Erfindung ist die Ausbildung des Kontaktsteckers, der aus einer oberen Oberfläche einer Isolationsschicht, in der der Kontaktstecker vergraben ist, herausragt, um das Abstützen des später ausgebildeten Speicherknotens zu verstärken.
Diese und weitere Merkmale werden gemäß der Erfindung durch Ausbilden einer Formschicht auf einem integrierten Schaltkreissubstrat bereitgestellt. Ein ausgewählter Teil der Formschicht wird durch einen photographischen Prozeß geätzt, um darin eine Öffnung für einen Speicherknoten auszubilden. Die Seitenwände der Öffnung werden durch Naßätzen um eine vorbestimmte Dicke geätzt, um die Öffnung zu vergrößern. In der vergrößerten Öffnung und auf der Formschicht wird eine leitende Schicht für den Speicherknoten abgeschieden, welche der Topologie der vergrößerten Öffnung folgt. HSG-Siliziumknötchen werden auf der leitenden Schicht ausgebildet. Eine Isolationsschicht wird auf der leitenden Schicht mit den HSG-Siliziumknötchen abgeschieden, um die vergrößerte Öffnung vollständig zu füllen. Die Isolationsschicht und die leitende Schicht werden bis zur Formschicht hinab planarisiert. Der Rest der Isolationsschicht wird aus der vergrößerten Öffnung entfernt, um einen zylindrischen Speicherknoten auszubilden. Zu diesem Zeitpunkt kann die Formschicht ebenfalls entfernt werden. Anschließend werden eine dielektrische Schicht und ein Plattenknoten darauf abgeschieden, um einen zylindrischen Kondensator auszubilden.
Insbesondere werden die Seitenwände der Öffnung (d. h. die Formschicht) in einer Größenordnung von mindestens derselben Dicke wie die leitende Schicht für einen Speicherknoten geätzt. Der Abstand zwischen benachbarten Öffnungen kann bis auf eine Größenordnung von etwa 10 nm verkürzt werden.
Das vorstehend erwähnte Verfahren umfaßt ferner das Ausbilden einer Schutzschicht auf den HSG-Siliziumknötchen vor der Abscheidung der Isolationsschicht, und die so ausgebildete Schutzschicht wird vor der Abscheidung der dielektrischen Schicht entfernt.
Das vorstehend erwähnte Verfahren umfaßt ferner, vor dem Ausbilden der Formschicht, das Ausbilden einer weiteren Isolationsschicht und das Ausbilden eines Kontaktsteckers darin, wobei sich der Speicherknoten mit dem Kontaktstecker in Kontakt befindet. Der Kontaktstecker wird durch den Prozeß des Ätzens eines ausgewählten Teils der weiteren Isolationsschicht, des Abscheidens eines leitenden Materials und des Planarisierens des leitenden Materials ausgebildet. Darüber hinaus kann eine Teildicke der weiteren Isolationsschicht außerhalb des Kontaktsteckers überätzt werden, um einen aus der oberen Oberfläche der geätzten weiteren Isolationsschicht herausragenden Kontaktstecker auszubilden. Dieser herausragende Kontaktstecker weist eine vergrößerte Kontaktfläche mit dem Speicherknoten auf und stützt den Speicherknoten vorteilhaft ab.
Bei dem vorstehend erwähnten Verfahren kann die Isolationsschicht auf der Formschicht so abgeschieden werden, daß in der Öffnung ein Hohlraum gebildet wird.
Diese und weitere Merkmale werden gemäß der Erfindung durch Ausbilden einer Formschicht auf einem integrierten Schaltkreissubstrat bereitgestellt. Ein ausgewählter Teil der Formschicht wird durch einen photographischen Prozeß geätzt, um darin eine Öffnung für einen Speicherknoten auszubilden. Die Seitenwände der Öffnung werden durch Naßätzen um eine vorbestimmte Dicke geätzt, um die Öffnung zu vergrößern. In der vergrößerten Öffnung und auf der Formschicht wird eine leitende Schicht für den Speicherknoten abgeschieden, welche der Topologie der vergrößerten Öffnung folgt. Eine Isolationsschicht wird auf der leitenden Schicht abgeschieden, um die vergrößerte Öffnung vollständig zu füllen. Die Isolationsschicht und die leitende Schicht werden bis zur Formschicht hinab planarisiert. Der Rest der Isolationsschicht wird aus der vergrößerten Öffnung entfernt, um einen zylindrischen Speicherknoten auszubilden. HSG-Silizium wird auf der inneren Oberfläche des zylindrischen Speicherknotens ausgebildet. Anschließend werden eine dielektrische Schicht und ein Plattenknoten darauf abgeschieden, um einen zylindrischen Kondensator auszubilden.
Bei dem vorstehend erwähnten Verfahren kann die Isolationsschicht so abgeschieden werden, daß eine Hohlraumbildung verursacht wird.
Diese und weitere Merkmale werden gemäß der Erfindung ebenfalls durch Ausbilden einer ersten Isolationsschicht und einer ersten Antireflexschicht auf einem integrierten Schaltkreissubstrat bereitgestellt. Die erste Antireflexschicht und die erste Isolationsschicht werden geätzt, um ein Kontaktloch auszubilden, um das Substrat freizulegen. Das Kontaktloch wird dann mit einem leitenden Material gefüllt, um einen Kontaktstecker auszubilden. Eine Formschicht zumindest über der Höhe des Speicherknotens wird auf der ersten Isolationsschicht und auf dem Kontaktstecker ausgebildet. Eine zweite Antireflexschicht wird auf der Formschicht abgeschieden. Ein ausgewählter Teil der zweiten Antireflexschicht und der Formschicht wird durch einen photographischen Prozeß geätzt, um eine Öffnung auszubilden, die eine obere Oberfläche des Kontaktsteckers und der ersten Antireflexschicht freilegt. Die zweite und die erste Antireflexschicht werden entfernt. Die Seitenwände der Öffnung werden dann durch ein Naßätzverfahren geätzt, um deren Größe zu vergrößern und dadurch den Abstand zwischen den durch den photographischen Prozeß festgelegten benachbarten Öffnungen zu verringern. In der vergrößerten Öffnung und auf der Formschicht wird dann eine leitende Schicht für den Speicherknoten zur elektrischen Verbindung mit dem Kontaktstecker abgeschieden. HSG-Siliziumknötchen werden auf der leitenden Schicht für den Speicherknoten ausgebildet. Eine zweite Isolationsschicht wird auf den HSG-Siliziumknötchen und auf der leitenden Schicht abgeschieden, um die vergrößerte Öffnung vollständig zu füllen. Die zweite Isolationsschicht, die HSG-Knötchen und die leitende Schicht werden bis zur Formschicht hinab planarisiert. Der Rest der Isolationsschicht in der vergrößerten Öffnung wird selektiv entfernt, um einen zylindrischen Speicherknoten mit HSG-Knötchen auszubilden. Zu diesem Zeitpunkt kann die Formschicht ebenfalls entfernt werden. Anschließend werden eine dielektrische Schicht und ein Plattenknoten abgeschieden, um einen zylindrischen Kondensator auszubilden.
Bei dem vorstehend erwähnten Verfahren kann vor der Abscheidung der Isolationsschicht eine Schutzschicht auf den HSG-Siliziumknötchen ausgebildet werden.
Diese und weitere Merkmale werden gemäß der Erfindung ebenfalls durch Ausbilden einer ersten Isolationsschicht, die zumindest eine Nitridschicht und eine Oxidschicht umfaßt, auf einem integrierten Schaltkreissubstrat bereitgestellt. Die erste Isolationsschicht wird geätzt, um ein Kontaktloch auszubilden. Das Kontaktloch wird dann mit einem leitenden Material gefüllt, um einen Kontaktstecker auszubilden. Eine Formschicht wird auf der ersten Isolationsschicht und auf dem Kontaktstecker abgeschieden. Ein ausgewählter Teil der Formschicht wird geätzt, um eine Öffnung für einen Speicherknoten auszubilden, die eine obere Oberfläche des Kontaktsteckers und der Isolationsschicht außerhalb desselben freilegt. Hierbei kann eine Teildicke der ersten Isolationsschicht unter Verwendung der Nitridschicht als Ätzstoppschicht geätzt werden, so daß der Kontaktstecker herausragt. Die Seitenwände der Öffnung werden isotrop geätzt, um deren Größe zu vergrößern und dadurch den Abstand zwischen benachbarten Öffnungen zu verkürzen. In der vergrößerten Öffnung und auf der Formschicht wird dann eine leitende Schicht zur elektrischen Verbindung mit dem Kontaktstecker abgeschieden. HSG-Knötchen werden auf der leitenden Schicht ausgebildet. Eine zweite Isolationsschicht wird im Rest der vergrößerten Öffnung und auf der leitenden Schicht so abgeschieden, daß die Bildung eines Hohlraums in der vergrößerten Öffnung verursacht wird. Die zweite Isolationsschicht, die HSG-Knötchen und die leitende Schicht werden bis zur Formschicht hinab planarisiert.
Bei dem vorstehend erwähnten Verfahren kann die Isolationsschicht so abgeschieden werden, daß in den Öffnungen ein Hohlraum gebildet wird. Dies bedeutet, daß die Menge der Isolationsschicht verringert wird, die bei deren anschließendem Entfernungsprozeß entfernt werden soll.
Diese und weitere Merkmale werden gemäß der Erfindung ebenfalls bereitgestellt, wobei der DRAM-Zellenkondensator folgendes umfaßt: einen zylindrischen Speicherknoten, der auf der Isolationsschicht ausgebildet ist und mit dem Substrat über einen in der Isolationsschicht ausgebildeten Kontaktstecker elektrisch verbunden ist, wobei der Speicherknoten einen maximalen Abstand von etwa 10 nm von einem benachbarten Speicherknoten aufweist; HSG-Knötchen, die auf dem Speicherknoten ausgebildet sind; eine dielektrische Schicht, die auf dem Speicherknoten und auf den HSG-Knötchen und auf der Isolationsschicht ausgebildet ist; und einen Plattenknoten, der auf der dielektrischen Schicht ausgebildet ist.
Diese und weitere Merkmale werden gemäß der Erfindung ebenfalls bereitgestellt, wobei der DRAM-Zellenkondensator folgendes umfaßt: eine Isolationsschicht, die auf einem integrierten Schaltkreissubstrat ausgebildet ist, wobei die Isolationsschicht ein Kontaktloch aufweist; einen Kontaktstecker, der das Kontaktloch füllt und nach oben um eine vorbestimmte Dicke aus einer oberen Oberfläche der Isolationsschicht herausragt; einen zylindrischen Speicherknoten, der auf der Isolationsschicht ausgebildet ist und mit dem Kontaktstecker elektrisch verbunden ist; eine dielektrische Schicht, die auf dem Speicherknoten und auf der Isolationsschicht ausgebildet ist; und einen Plattenknoten, der auf der dielektrischen Schicht ausgebildet ist; wobei der zylindrische Speicherknoten einen maximalen Abstand von etwa 10 nm von einem benachbarten Speicherknoten aufweist.
Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis 1E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 schematisch einen DRAM-Zellenkondensator gemäß der ersten Ausführungsform der Erfindung;
Fig. 3A bis 3D Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 4A bis 4E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer dritten Ausführungsform der Erfindung;
Fig. 5A bis 5E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer vierten Ausführungsform der Erfindung;
Fig. 6A bis 6E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer fünften Ausführungsform der Erfindung; und
Fig. 7A bis 7E Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer sechsten Ausführungsform der Erfindung.
Die Erfindung wird nun nachstehend mit Bezug auf die zugehörigen Zeichnungen genauer beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt werden. Diese Erfindung kann jedoch in verschiedenen Formen verkörpert werden und sollte nicht als auf die hierin dargelegten Ausführungsformen begrenzt aufgefaßt werden. Diese Ausführungsformen sind vielmehr vorgesehen, damit diese Offenbarung vollkommen und vollständig ist, und übermitteln Fachleuten vollständig den Schutzbereich der Erfindung. In den Zeichnungen ist die Dicke der Schichten und Bereiche der Deutlichkeit halber übertrieben dargestellt. Es ist auch selbstverständlich, daß, wenn eine Schicht als "auf" einer anderen Schicht oder einem Substrat bezeichnet wird, sie direkt auf der anderen Schicht oder dem Substrat liegen kann oder auch Zwischenschichten vorliegen können. Überdies umfaßt jede hierin beschriebene und erläuterte Ausführungsform ebenso ihre Ausführungsform vom komplementären Leitfähigkeitstyp.
(Ausführungsform 1)
Fig. 1A bis 1E zeigen schematisch Querschnittsansichten eines Halbleitersubstrats in ausgewählten Stufen der Prozeßschritte zum Ausbilden eines DRAM-Zellenkondensators gemäß einer ersten Ausführungsform der Erfindung. Fig. 2 zeigt ein Strukturentwurfsdiagramm eines DRAM-Zellenkondensators von Fig. 1A bis 1E.
Mit Bezug auf Fig. 1E, die schematisch die Struktur eines zylindrischen Speicherknotens zeigt, weist der zylindrische Speicherknoten 120 HSG-Siliziumknötchen 116 auf den inneren Oberflächen des Zylinders auf. Der Speicherknoten 120 ist über einen Kontaktstecker 108 in Isolationsschichten 100, 102, 103 und 104 mit einem aktiven Bereich eines integrierten Schaltkreissubstrats (in den Zeichnungen nicht dargestellt) elektrisch verbunden. Die Isolationsschichten werden durch Abwechseln von Oxidschichten 100 und 103 und Nitridschichten 102 und 104 hergestellt. Der Kontaktstecker 108 ragt aus einer oberen Oberfläche der Nitridschicht 104 heraus. Daher weist der Speicherknoten 120, der auf dem Kontaktstecker 108 und auf der Nitridschicht 104 außerhalb des Kontaktsteckers 106 ausgebildet ist, eine vergrößerte Kontaktfläche mit dem Kontaktstecker 108 auf, wodurch der Kontaktwiderstand verringert wird, und stützt auch vorteilhaft den Speicherknoten 120 ab.
Die HSG-Siliziumknötchen 116 sind nur auf der inneren Oberfläche des Zylinders ausgebildet. Daher kann eine elektrische Brücke zwischen benachbarten Speicherknoten vermieden werden und auch der Abstand zwischen benachbarten Speicherknoten kann minimiert werden.
Die Ausbildung des vorstehend erwähnten Speicherknotens 120 wird mit Bezug auf Fig. 1A bis 1E beschrieben. Die Erfindung betrifft ein Verfahren zur Herstellung eines DRAM-Zellenkondensators. Der Prozeß zum Ausbilden der Feldoxidschicht und der Transistorstruktur, der derzeit bei der Herstellung von DRAM-Zellen praktiziert wird, wird nur kurz beschrieben, um die Erfindung besser zu verstehen.
Zuerst wird ein integriertes Schaltkreissubstrat (in den Zeichnungen nicht dargestellt) bereitgestellt. Die Feldoxidschicht wird auf dem Substrat ausgebildet, um einen aktiven und einen inaktiven Bereich festzulegen. Der aktive Bereich ist der Bereich, mit dem eine elektrische Verbindung hergestellt werden soll. Die Feldoxidschicht kann durch ein Verfahren der Flachgrabenisolation oder ein Verfahren der Lokaloxidation von Silizium ausgebildet werden. Auf vorbestimmten Bereichen des Substrats werden üblich Transistoren ausgebildet.
Eine Isolationszwischenschicht 100 mit Bitleitungen darin (in den Zeichnungen nicht dargestellt) wird auf dem Substrat ausgebildet. Obwohl nicht dargestellt, ist die Bitleitung mit einem vorbestimmten aktiven Bereich elektrisch verbunden. Eine Siliziumnitridschicht und eine Oxidschicht werden auf der Isolationszwischenschicht 100 in abwechselnder Weise ausgebildet. Zuerst wird nämlich eine Siliziumnitridschicht 102 auf der Isolationszwischenschicht 100 abgeschieden und dann wird darauf eine Oxidschicht 103 abgeschieden. Eine weitere Siliziumnitridschicht 104 wird dann auf der Oxidschicht 103 ausgebildet und eine weitere Oxidschicht 105 wird auf der weiteren Nitridschicht 104 ausgebildet. Die Siliziumnitridschichten 102 bzw. 104 werden mit einer Dicke von etwa 30 Å bis 500 Å ausgebildet.
Die Siliziumnitridschicht 102 dient zur Verhinderung der Oxidation der Bitleitung während eines Oxidationsprozesses.
Kontaktlöcher 106 werden in den abwechselnden Schichten 100, 102, 103 und 104 und in der Isolationszwischenschicht 100 geöffnet, um einen vorbestimmten aktiven Bereich des Substrats freizulegen. Ein leitendes Material wird abgeschieden, um die Kontaktlöcher 106 zu füllen, und dann planarisiert, um Kontaktstecker 108 auszubilden. Das leitende Material umfaßt ein Polysilizium, Titannitrid, Titan, Wolfram, Wolframsilizid und alle Kombinationen davon. Diese Liste von Materialien soll nicht erschöpfend sein, sondern soll beispielhaft sein. Die Planarisierung umfaßt einen Rückätzprozeß.
Eine Oxidschicht 110, wie z. B. PE-TEOS, wird dann auf den Kontaktsteckern 108 und auf der Oxidschicht 105 der abwechselnden Schichten mit einer Dicke abgeschieden, die die Höhe des später ausgebildeten Speicherknotens festlegt. Die Oxidschichten 110 und 105 werden als Formschicht 111 zur Speicherknotenausbildung verwendet. Unter Verwendung eines photographischen Prozesses mit einem Entwurfsmaß von 170 nm werden die Oxid-Formschichten bezüglich der Kontaktstecker 108 und der Nitridschicht 104 selektiv geätzt und dadurch werden Öffnungen 112 für den Speicherknoten ausgebildet und der Kontaktstecker 108 ragt aus einer oberen Oberfläche der Nitridschicht 104 heraus (siehe Bezugsziffer 113) . Aufgrund des herausragenden Kontaktsteckers 108 kann die Kontaktfläche mit dem später ausgebildeten Speicherknoten vergrößert werden und die Überlagerungstoleranz des Kontaktsteckers kann erhöht werden.
Wie in Fig. 2 zu sehen ist, weist die resultierende Öffnung 112, in der kürzesten Richtung derselben gemessen, eine Abmessung "a" (etwa 170 nm) auf, die dieselbe ist wie der Abstand zwischen benachbarten Öffnungen. Der Abstand zwischen benachbarten Öffnungen ist nämlich derselbe wie die Weite "a" der Öffnung in der kürzesten Richtung. Die Abmessung "a" ist das Entwurfsmaß des photographischen Prozesses für die Speicherknotenausbildung.
Mit Bezug auf Fig. 1B wird eine Teildicke von beiden Seitenwänden der Öffnung 112 geätzt, um deren Abmessung zu vergrößern und dadurch vergrößerte Öffnungen 112a auszubilden und den Abstand zwischen benachbarten Öffnungen zu verringern. Die Seitenwände der Öffnung werden durch einen Naßätzprozeß in einem Ausmaß von mindestens derselben Dicke wie die später ausgebildete leitende Schicht für die Speicherknoten geätzt. Beispielsweise wird eine Dicke der Seitenwände von mindestens etwa 40 nm geätzt. Wie in Fig. 2 zu sehen ist, wird die Öffnungsgröße von "a" auf "e" erhöht und dadurch wird der Abstand zwischen benachbarten Öffnungen von "a" auf "c" gesenkt. Der Abstand zwischen den benachbarten Öffnungen, der das Entwurfsmaß übertrifft, kann gemäß diesem Verfahren ausgebildet werden, und auch die Oberflächen des Speicherknotens können aufgrund der vergrößerten Öffnungen vergrößert werden.
Mit Bezug auf Fig. 1C wird in der vergrößerten Öffnung 112a und auf der Formschicht 111 eine leitende Schicht 114 für Speicherknoten, welche der Topologie der vergrößerten Öffnung 112a folgt, mit einer Dicke von mindestens 40 nm abgeschieden. Dies ist eine minimale Dicke, die für das HSG-Silizium-Wachstum darauf erforderlich ist. Die leitende Schicht besteht aus einem amorphen Silizium. HSG-Silizium­ knötchen 116 werden dann auf der leitenden Schicht 114 durch irgendein geeignetes herkömmliches Verfahren ausgebildet. Nach der Abscheidung der leitenden Schicht 114 und der Ausbildung der HSG-Siliziumknötchen 116 weist die resultierende Öffnung 112b in der kürzesten Richtung eine Größe "d" auf, wie in Fig. 2 zu sehen ist.
Eine Planarisierungs-Oxidschicht 118, wie z. B. PE-TEOS, wird dann auf der leitenden Schicht 114 und auf den HSG-Siliziumknötchen 116 abgeschieden, um den Rest der Öffnung vollständig zu füllen. Eine solche Oxidschicht 118 dient zum Schutz vor der Verunreinigung des HSG-Siliziums und der leitenden Schicht während eines anschließenden Planarisierungsprozesses.
Für die elektrische Isolation von benachbarten Speicherknoten wird ein Planarisierungsprozeß, wie z. B. ein CMP (chemisch-mechanisches Polieren) -Verfahren, bis zur Formschicht 111 hinab ausgeführt und dadurch werden Speicherknoten 114a ausgebildet, wie in Fig. 1D gezeigt.
Die Planarisierungs-Oxidschicht 118 und die Formschicht 111 werden bezüglich der Nitridschicht 104 selektiv entfernt, um die Speicherknoten 114a, die HSG-Siliziumknötchen 116 auf ihrer inneren Oberfläche aufweisen, vollständig auszubilden, wie in Fig. 1E zu sehen ist. Die Entfernung der Oxidschichten 118 und 111 wird unter Verwendung eines naßchemischen Ätzmittels, wie z. B. eines gepufferten Oxid-Ätz­ mittels (BOE), durchgeführt. Danach wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um die Speicherknoten 114a zu dotieren.
Anschließend werden eine dielektrische Schicht und eine obere Platte ausgebildet und dadurch wird ein zylindrischer Kondensator ausgebildet.
Im allgemeinen weist in einem 256 DRAM mit einem Entwurfsmaß von 170 nm der zylindrische Kondensator mit HSG-Silizium in der kürzesten Richtung eine minimale Strukturbreite von 170 nm auf. Zu diesem Zeitpunkt weist die leitende HSG-Rahmenschicht mindestens 40 nm auf und das HSG weist eine Dicke von etwa 30 nm auf. Die Gesamtdicke des Speicherknotens wird etwa 140 nm (=2×40+2×30). Folglich ist es sehr schwierig, anschließend eine dielektrische Schicht und einen Plattenknoten auszubilden, da die dielektrische Schicht eine Dicke von etwa 8 nm aufweist und der Plattenknoten eine Dicke von etwa 30 nm aufweist. Die Gesamtabmessung der in der zylindrischen Öffnung abgeschiedenen Schichten beträgt nämlich in der kürzesten Richtung etwa 216 nm (=140+30×2+8×2), was über dem Entwurfsmaß von 170 liegt. Folglich ist es unmöglich, bei Anwendung des Entwurfsmaßes von 170 nm HSG-Silizium auszubilden.
Gemäß der Erfindung wird jedoch die Öffnung 112 für die Speicherknotenausbildung, die durch das Entwurfsmaß von 170 nm definiert ist, durch Naßätzen um eine Dicke von mindestens 40 nm und mehr, beispielsweise 70 nm, vergrößert. Insbesondere kann die Größe "a" von 170 nm der Öffnung 112, die durch einen photographischen Prozeß festgelegt wird, durch Ätzen der Seitenwände der Öffnung 112 um etwa 70 nm ("b") auf eine Größe "e" von 310 nm vergrößert werden; 170 nm + 70 nm×2 = 310 nm. Folglich gibt es genügend Spielraum für die nachfolgende leitende HSG-Rahmenschicht (etwa 40 nm), die HSG-Ausbildung (etwa 30 nm), die Abscheidung der dielektrischen Schicht (etwa 8 nm) und die Plattenknotenausbildung (etwa 30 nm). Etwa 90 nm oder mehr Spielraum können selbst nach der Fertigstellung des Speicherknotens, des HSG-Siliziums, der dielektrischen Schicht und des Plattenknotens erzeugt werden.
Zu diesem Zeitpunkt wird der Abstand zwischen benachbarten Öffnungen von 170 nm "a" auf "c" verringert. Der Abstand "c" kann auf etwa 10 nm, vorzugsweise 20 nm bis 100 nm, verringert werden. Folglich kann dieses Verfahren vorteilhaft auf ein integriertes Schaltkreisbauelement mit höherer Packungsdichte angewendet werden.
Wenn ein Justierfehler zwischen der Öffnung und dem Kontaktstecker vorhanden ist, gibt es überdies wenig Probleme, die mit dem Justierfehler verbunden sind, da die Öffnung gemäß der Erfindung durch Naßätzen vergrößert wird.
Außerdem ist die Kapazität des zylindrischen Kondensators gemäß der Erfindung im Vergleich zum herkömmlichen, einfachen zylindrischen Kondensator ohne HSG-Silizium bei einem gegebenen Entwurfsmaß erhöht. Insbesondere besitzt der herkömmliche, einfache zylindrische Kondensator mit einem Entwurfsmaß von 170 nm eine Kapazität von etwa 21 fF/Zelle (Cmin) bzw. 25 fF/Zelle (Cmax) mit einem TaO-Dielektrikum und 13 fF/Zelle (Cmin) bzw. 15 fF/Zelle (Cmax) bei einem NO-Dielektrikum. Andererseits besitzt der Kondensator mit HSG-Siliziumknötchen gemäß der Erfindung etwa 35 fF/Zelle (Cmin) bzw. 42 fF/Zelle (Cmax) bei einem TaO-Dielektrikum und 30 fF/Zelle (Cmin) bzw. 35 fF/Zelle (Cmax) bei einem NO-Dielektrikum. Die Erfindung sieht eine ausreichende Kapazität vor, die für eine zuverlässige Bauelementleistung erforderlich ist, nämlich mindestens 28 fF/Zelle.
(Ausführungsform 2)
Die zweite Ausführungsform der Erfindung wird mit Bezug auf Fig. 3A bis 3D beschrieben. In Fig. 3A bis 3D sind dieselben Teile, die wie in Fig. 1A bis 1E funktionieren, mit denselben Bezugsziffern gekennzeichnet und auf ihre Erläuterung wird verzichtet. Der signifikante Unterschied gegenüber der ersten Ausführungsform ist die Ausbildung der Ätzsperrschicht, um die HSG-Siliziumknötchen während eines Vorreinigungsprozesses zu schützen.
Mit Bezug auf Fig. 3A werden in der Formschicht 111 wie bei der ersten Ausführungsform vergrößerte Öffnungen 112a ausgebildet. Eine leitende Schicht 114 für Speicherknoten, wie z. B. eine amorphe Siliziumschicht, wird in den vergrößerten Öffnungen 112a und auf der Formschicht abgeschieden. Anschließend werden HSG-Siliziumknötchen 116 auf der leitenden Schicht 114 ausgebildet. Nach der Ausbildung des HSG-Siliziums wird darauf die Ätzsperrschicht 117 ausgebildet, um während des anschließenden Vorreinigungsprozesses unter Verwendung eines naßchemischen Ätzmittels von HF und SC-1 (NH3 + H2O2 + DI-Wasser) und während des Prozesses der Entfernung der Formschicht 111 und der Planarisierungs-Oxidschicht 118 mit naßchemischem Ätzmittel die HSG-Siliziumknötchen zu schützen. Die Ätzsperrschicht 117 wird aus einem Material hergestellt, das bezüglich einer Oxidschicht eine Ätzselektivität besitzt. Beispielsweise können TiN, Ti und SiN ausgewählt werden.
Anschließend wird eine Planarisierungs-Oxidschicht 118 abgeschieden, um den Rest der Öffnung zu füllen, wie in Fig. 3B dargestellt. Dann wird eine Planarisierung (siehe Fig. 3C) für die elektrische Trennung ausgeführt. Die Planarisierungs-Oxidschicht 118 und die Formschicht 111 werden durch ein Naßätzmittel, wie z. B. BOE, selektiv geätzt. Aufgrund der Anwesenheit der Ätzsperrschicht 117 wird das HSG-Silizium vor dem Naßätzmittel geschützt.
Vor der Ausbildung der dielektrischen Schicht wird ein Vorreinigungsprozeß unter Verwendung eines naßchemischen Ätzmittels von HF und SC-1 (NH3 + H2O2 + DI-Wasser) ausgeführt. Während dieses Vorreinigungsprozesses schützt die Ätzsperrschicht ebenfalls die HSG-Siliziumknötchen.
(Dritte Ausführungsform)
Die dritte Ausführungsform der Erfindung wird nun mit Bezug auf Fig. 4A bis 4E beschrieben. Die endgültige Struktur des Speicherknotens ist in Fig. 4E schematisch dargestellt. Mit Bezug auf Fig. 4E weist der Speicherknoten 220 auf den inneren Oberflächen des Zylinders und auf dessen oberer Oberfläche HSG-Siliziumknötchen 218 auf. Jeder Speicherknoten 220 ist in die Formschicht 211 eingebettet und sie sind elektrisch voneinander isoliert. Der Speicherknoten 220 ist über einen Kontaktstecker 208 in den Isolationsschichten 200, 202, 203 und 204 mit einem aktiven Bereich eines integrierten Schaltkreissubstrats (in den Zeichnungen nicht dargestellt) elektrisch verbunden. Die Isolationsschichten werden durch Abwechseln von Oxidschichten 200 und 203 und Nitridschichten 202 und 204 hergestellt. Der Kontaktstecker 208 ragt aus einer oberen Oberfläche der Nitridschicht 204 der abwechselnden Schichten heraus. Daher weist der Speicherknoten 220, der auf dem Kontaktstecker 208 und auf der Nitridschicht 204 außerhalb des Kontaktsteckers ausgebildet ist, eine vergrößerte Kontaktfläche mit dem Kontaktstecker 208 auf und stützt auch vorteilhaft den Speicherknoten 220 ab.
Da HSG-Siliziumknötchen auf der inneren Oberfläche und der oberen Oberfläche des Zylinders ausgebildet sind und der zylindrische Speicherknoten in die Formschicht eingebettet ist, kann eine elektrische Brücke zwischen benachbarten Speicherknoten von Natur aus verhindert werden.
Nun wird die Ausbildung des vorstehend erwähnten zylindrischen Speicherknotens beschrieben. Dieselben Prozeßschritte wie bei der ersten Ausführungsform werden der Einfachheit halber weggelassen. Mit Bezug auf Fig. 4A werden wie bei der ersten Ausführungsform Öffnungen 212 in der Formschicht 211 ausgebildet und hervortretende Kontaktstecker 213 werden ausgebildet. Die Öffnungen 212 werden durch Naßätzen vergrößert, wie in Fig. 4B dargestellt.
Mit Bezug auf Fig. 4C wird eine leitende Schicht 214 für Speicherknoten in den vergrößerten Öffnungen 212a und auf der Formschicht 211 abgeschieden. Eine Materialschicht 216, die bezüglich der leitenden Schicht 214 eine Ätzselektivität besitzt, wird auf der leitenden Schicht 214 abgeschieden, um den Rest der Öffnung vollständig zu füllen. Beispielsweise kann eine Nitridschicht durch ein PECVD-Verfahren ausgebildet werden.
Ein Rückätzprozeß wird auf der Nitridschicht 216 ausgeführt, um eine obere Oberfläche der leitenden Schicht 214 außerhalb der Öffnungen 212a freizulegen. Dann wird eine Teildicke der freigelegten leitenden Schicht 214 bezüglich der Nitridschicht 216 und der Formschicht 211 für die elektrische Trennung selektiv geätzt. Der Rest der Nitridschicht in den Öffnungen wird durch ein Naßätzverfahren selektiv entfernt und dadurch werden Speicherknoten 214a ausgebildet, wie in Fig. 4D gezeigt.
Insbesondere wird die leitende Schicht 214 durch das Naßätzverfahren um mindestens die Dicke der leitenden Schicht geätzt, so daß die obere Oberfläche des Speicherknotens 214a verglichen mit der oberen Oberfläche der Formschicht 211 eine niedrigere Höhe aufweist. Dies dient zur Verhinderung einer elektrischen Brücke zwischen benachbarten Speicherknoten 214a während der Ausbildung von HSG-Siliziumknötchen.
HSG-Siliziumknötchen 218 werden auf dem freigelegten Speicherknoten 214a ausgebildet und dadurch werden die in die Formschicht 211 eingebetteten Speicherknoten vollständig ausgebildet, wie in Fig. 4E dargestellt. Die restliche Formschicht 211 wird während der Ausbildung eines Metallkontaktlochs als Isolationszwischenschicht verwendet. Anschließend werden eine dielektrische Schicht und ein Plattenknoten auf der resultierenden Struktur abgeschieden, um einen zylindrischen Kondensator auszubilden. Vor dem Abscheiden der dielektrischen Schicht wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um das HSG-Silizium zu dotieren.
(Vierte Ausführungsform)
Die vierte Ausführungsform der Erfindung wird mit Bezug auf Fig. 5A bis 5E beschrieben. Die vierte Ausführungsform stellt einen zylindrischen Speicherknoten bereit, wie in Fig. 5E dargestellt. Mit Bezug auf Fig. 5E ist der Speicherknoten 320 in die Formschicht eingebettet, aber die Höhe des Speicherknotens 320 liegt auf einem höheren Niveau als die Formschicht 311. HSG-Silizium 316 ist nur auf der inneren Oberfläche des zylindrischen Speicherknotens ausgebildet. Die Speicherknoten 320 sind mit den Kontaktsteckern 308 elektrisch verbunden.
Nun wird die Ausbildung des vorstehend erwähnten Speicherknotens 320 beschrieben. Dieselben Prozeßschritte wie bei der ersten und der dritten Ausführungsform werden der Einfachheit halber weggelassen. Mit Bezug auf Fig. 5A werden Öffnungen 312 für Speicherknoten in der Formschicht 311 ausgebildet, um die Kontaktstecker 308 freizulegen. Naßätzen wird ausgeführt, um die Öffnungen zu vergrößern, wie in Fig. 5B dargestellt. Dann wird eine leitende Schicht 314 in den vergrößerten Öffnungen 312a und auf der Formschicht 311 abgeschieden. HSG-Siliziumknötchen 316 werden auf der leitenden Schicht 314 ausgebildet.
Eine Planarisierungs-Oxidschicht 318, wie z. B. PE-TEOS, wird dann im Rest der Öffnung abgeschieden. Die Abscheidung der Oxidschicht 318 wird sorgfältig gesteuert, um darin Hohlräume 319 in den Öffnungen zu bilden, wie in Fig. 5C dargestellt. Dies bedeutet eine Verringerung der während des anschließenden Ätzprozesses zu ätzenden Menge der Oxidschicht.
Ein Planarisierungsprozeß, wie z. B. CMP, wird bis zur oberen Oberfläche der Formschicht 311 hinab ausgeführt. Der Rest der Oxidschicht 318 in den Öffnungen wird durch Naßätzen geätzt, um Speicherknoten 320 auszubilden, wie in Fig. 5E gezeigt. Während dieses Schritts des Naßätzens der Oxidschicht 318 wird gleichzeitig eine Teildicke der Formschicht 311 geätzt, wodurch deren Höhe verringert wird. Da die restliche Formschicht 311 als Isolationszwischenschicht für eine Metallkontaktausbildung verwendet wird, kann das Seitenverhältnis des Kontakts verringert werden.
Anschließend werden eine dielektrische Schicht und ein Plattenknoten auf der resultierenden Struktur ausgebildet und dadurch ein Kondensator ausgebildet. Vor der Ausbildung der dielektrischen Schicht wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um das HSG-Silizium zu dotieren.
(Fünfte Ausführungsform)
Die fünfte Ausführungsform der Erfindung wird nun mit Bezug auf Fig. 6A bis 6E beschrieben. Mit Bezug auf Fig. 6A werden eine Isolationsschicht 400, eine Siliziumnitridschicht 402, eine Oxidschicht 403 und eine erste Antireflexschicht 404 nacheinander auf einem integrierten Schaltkreissubstrat (in den Zeichnungen nicht dargestellt) ausgebildet. Obwohl nicht dargestellt, sind bereits Bitleitungen in der Isolationsschicht 400 ausgebildet. Die Nitridschicht 402 dient zur Verhinderung der Oxidation der Bitleitungen und kann eine Dicke von etwa 50 Å bis 100 Å aufweisen. Beispielsweise wird die Nitridschicht 402 mit einer Dicke von etwa 70 Å ausgebildet. Die Oxidschicht 403 besteht aus einer PT-TEOS-[PE-TEOS]-Oxidschicht und weist eine Dicke von etwa 500 Å auf. Die erste Antireflexschicht 404 besteht aus einer Siliziumoxidnitrid-Schicht (SiON) und kann eine Dicke von etwa 100 Å bis 1000 Å aufweisen. Beispielsweise wird die Antireflexschicht 404 mit einer Dicke von etwa 260 Å ausgebildet.
In der ersten Antireflexschicht 404, der Oxidschicht 403, der Nitridschicht 402 und der Isolationszwischenschicht 400 werden Kontaktlöcher 406 geöffnet. Die Kontaktlöcher 406 werden mit einem leitenden Material, wie z. B. TiN, Ti, W, WSix und einer Kombination davon, gefüllt. Danach wird ein Planarisierungsprozeß, wie z. B. Rückätzen, ausgeführt, um Kontaktstecker 408 auszubilden.
Eine Formschicht 410 wird auf der ersten Antireflexschicht 404 und auf den Kontaktsteckern 408 mit einer Dicke oberhalb der gewünschten Höhe der Speicherknoten abgeschieden. Beispielsweise wird die Formschicht 410 aus einer PE-TEOS-Oxidschicht hergestellt und weist eine Dicke von etwa 9000 Å auf. Eine zweite Antireflexschicht 411 wird auf der Formschicht 410 ausgebildet. Die zweite Antireflexschicht 411 wird aus SiON hergestellt und kann eine Dicke von etwa 100 Å bis 1000 Å aufweisen. Beispielsweise wird die zweite Antireflexschicht 411 mit einer Dicke von etwa 260 Å ausgebildet.
Eine Maskenstruktur 412, wie z. B. eine Photoresiststruktur, mit einem Entwurfsmaß von 170 nm wird auf der zweiten Antireflexschicht 411 ausgebildet. Unter Verwendung der Maskenstruktur 412 werden die zweite Antireflexschicht 411 und die Oxid-Formschicht 410 bis zur ersten Antireflexschicht 404 hinab geätzt und dadurch werden Öffnungen 413 für die Speicherknotenausbildung ausgebildet. Nach dem Entfernen der Maskenstruktur 412 durch einen herkömmlichen Ablöse- und Abtragungsprozeß wird die zweite Antireflexschicht 411 entfernt. Auch die freigelegte erste Antireflexschicht 404 wird gleichzeitig entfernt und die darunterliegende Oxidschicht 403 wird freigelegt.
Eine Teildicke von beiden Seitenwänden der Öffnung 413 wird geätzt, um deren Abmessung zu vergrößern und dadurch vergrößerte Öffnungen 413a auszubilden. Die Seitenwände der Öffnung werden in einem Ausmaß von mindestens derselben Dicke wie der später ausgebildeten leitenden Schicht für die Speicherknoten durch einen Naßätzprozeß geätzt. Daher kann der Abstand zwischen den durch die Maskenstruktur festgelegten benachbarten Öffnungen verringert werden. Es kann nämlich der feine Abstand, der das Entwurfsmaß übertrifft, erhalten werden. Der Abstand zwischen den benachbarten Öffnungen kann bis auf etwa 10 nm verringert werden.
Mit Bezug auf Fig. 6C wird eine leitende Schicht 414 für die Speicherknotenausbildung mit einer Dicke von etwa 500 Å abgeschieden. HSG-Siliziumknötchen 416 werden dann auf der leitenden Schicht 414 mit einer Dicke von etwa 300 Å oder mehr ausgebildet. Eine Planarisierungs-Oxidschicht 418, wie z. B. PE-TEOS, wird beispielsweise mit einer Dicke von 200 nm oder mehr abgeschieden, um den Rest der Öffnungen vollständig zu füllen.
Ein Planarisierungsprozeß, wie z. B. CMP, wird bis zur oberen Oberfläche der Oxid-Formschicht 410 hinab zur elektrischen Trennung aller Speicherknoten ausgeführt, wie in Fig. 6D gezeigt. Die restlichen Oxidschichten 418 und 410 in den Öffnungen und außerhalb der Öffnungen werden bezüglich der Nitridschicht 404 selektiv geätzt, um dadurch Speicherknoten 414a mit HSG-Siliziumknötchen 416 auf deren innerer Oberfläche auszubilden. Nach einer Ausheilung in PH3 mit hoher Konzentration zum Dotieren des HSG-Siliziums werden eine dielektrische Schicht 420 und ein Plattenknoten 422 auf der resultierenden Struktur ausgebildet, um Kondensatoren 430 auszubilden. Die dielektrische Schicht 420 wird aus einer NO-Schicht mit einer Dicke von etwa 8 nm bis 10 nm hergestellt und der Plattenknoten 422 wird mit einer Dicke von etwa 135 nm ausgebildet.
Wie bei der zweiten Ausführungsform kann vor der Ausbildung der Planarisierungs-Oxidschicht 418 ferner eine Ätzsperrschicht (nicht dargestellt) auf dem HSG-Silizium ausgebildet werden, um dieses während eines Reinigungsprozesses zu schützen.
(Sechste Ausführungsform)
Die sechste Ausführungsform der Erfindung wird mit Bezug auf Fig. 7A bis 7E beschrieben. Eine Isolationszwischenschicht 500, eine Siliziumnitridschicht 502 und eine erste Antireflexschicht 503 werden nacheinander auf einem integrierten Schaltkreissubstrat (in den Zeichnungen nicht dargestellt) ausgebildet. Obwohl in den Zeichnungen nicht dargestellt, werden in der Isolationszwischenschicht 500 Bitleitungen ausgebildet. Die Siliziumnitridschicht 502 wird durch ein PECVD-Verfahren ausgebildet und weist eine Dicke von etwa 30 nm bis 100 nm, vorzugsweise 100 nm, auf. Das Siliziumnitrid ist vorgesehen, um die Bitleitung vor einem Oxidationsprozeß zu schützen. Die erste Antireflexschicht 503 wird aus SiON hergestellt und kann eine Dicke von etwa 10 nm bis 100 nm aufweisen. Beispielsweise wird die erste Antireflexschicht 503 mit einer Dicke von etwa 26 nm ausgebildet.
Kontaktlöcher 504 werden in den Isolationsschichten 500, 502 und 503 durch einen herkömmlichen Photoätzprozeß ausgebildet. Das leitende Material umfaßt TiN, Ti, W, WSix und alle Kombinationen davon. Danach wird ein Planarisierungsprozeß, wie z. B. Rückätzen, ausgeführt, um Kontaktstecker 506 auszubilden.
Eine Oxidschicht 508 als Formschicht für Speicherknoten wird auf den Kontaktsteckern 506 und der ersten Antireflexschicht 503 mit einer Dicke oberhalb der Höhe der gewünschten Speicherknoten abgeschieden. Beispielsweise kann eine PE-TEOS-Oxidschicht mit einer Dicke von etwa 10000 Å ausgebildet werden.
Eine zweite Antireflexschicht 509 wird auf der Formschicht 508 ausgebildet. Die zweite Antireflexschicht 509 wird aus SiON hergestellt und kann eine Dicke im Bereich von 10 nm bis 100 nm aufweisen. Beispielsweise weist die zweite Antireflexschicht 509 eine Dicke von etwa 26 nm auf. Unter Verwendung einer Maskenstruktur 510 werden die zweite Antireflexschicht 509 und die Formschicht 508 geätzt, um Öffnungen 512 auszubilden, die die erste Antireflexschicht 503 freilegen.
Eine Teildicke von beiden Seitenwänden der Öffnung 512 wird geätzt, um deren Abmessung zu vergrößern und dadurch vergrößerte Öffnungen 512a auszubilden, wie in Fig. 7B dargestellt. Die Seitenwände der Öffnung werden in einem Ausmaß von mindestens derselben Dicke wie der später ausgebildeten leitenden Schicht für die Speicherknoten durch einen Naßätzprozeß geätzt. Daher kann der Abstand zwischen den durch die Maskenstruktur festgelegten benachbarten Öffnungen verringert werden. Es kann nämlich der feine Abstand, der das Entwurfsmaß übertrifft, erhalten werden. Der Abstand zwischen den benachbarten Öffnungen kann bis auf etwa 10 nm verringert werden.
Mit Bezug auf Fig. 7C wird eine leitende Schicht 514 für die Speicherknotenausbildung mit einer Dicke von etwa 400 Å bis 500 Å abgeschieden. Die leitende Schicht 514 wird aus einem amorphen Silizium hergestellt. Dann werden HSG-Siliziumknötchen 516 auf der leitenden Schicht 514 mit einer Dicke von etwa 300 Å oder mehr ausgebildet. Eine Planarisierungs-Oxidschicht 518, wie z. B. PE-TEOS, wird beispielsweise mit einer Dicke von 200 nm oder mehr abgeschieden, um den Rest der Öffnungen vollständig zu füllen. Die Abscheidung der Oxidschicht 518 wird sorgfältig gesteuert, um darin Hohlräume 519 in den Öffnungen auszubilden, wie in Fig. 7C gezeigt. Dies bedeutet eine Verringerung der zu ätzenden Menge der Oxidschicht.
Ein Planarisierungsprozeß, wie z. B. CMP, wird bis zur oberen Oberfläche der Formschicht 508 hinab ausgeführt, wie in Fig. 7D gezeigt. Der Rest der Oxidschicht 518 in den Öffnungen wird entfernt, um Speicherknoten auszubilden. Während dieses Schritts der Entfernung der Oxidschicht 518 wird gleichzeitig eine Teildicke der Formschicht 508 geätzt, wodurch deren Höhe verringert wird. Da die restliche Formschicht als Isolationszwischenschicht für eine Metallkontaktausbildung verwendet wird, kann das Seitenverhältnis des Kontakts verringert werden.
Anschließend werden eine dielektrische Schicht 520 und ein Plattenknoten 522 auf der resultierenden Struktur ausgebildet und dadurch wird ein Kondensator 530 ausgebildet, wie in Fig. 7E gezeigt. Vor der Ausbildung der dielektrischen Schicht wird eine Ausheilung in PH3 mit hoher Konzentration ausgeführt, um das HSG-Silizium zu dotieren.
Die dielektrische Schicht wird aus einer NO-Schicht mit einer Dicke von etwa 8 nm bis 10 nm hergestellt. Der Plattenknoten 522 wird aus Polysilizium mit einer Dicke von etwa 135 nm hergestellt.

Claims (30)

1. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
Ausbilden einer Formschicht (111) auf einem integrierten Schaltkreissubstrat, wobei die Formschicht (111) eine Öffnung (112) für einen Speicherknoten aufweist;
Vergrößern der Öffnung (112) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (114) für den Speicherknoten in der vergrößerten Öffnung (112a) und auf der Formschicht (111);
Abscheiden einer Isolationsschicht (118) auf der leitenden Schicht (114), um die vergrößerte Öffnung (112a) vollständig zu füllen; und
Planarisieren der Isolationsschicht (118) und der leitenden Schicht (114) bis zur Formschicht (111) hinab.
2. Verfahren nach Anspruch 1, wobei der Schritt des Vergrößerns der Öffnung (112) das Naßätzen der Formschicht (111) in mindestens einem Ausmaß einer Dicke der leitenden Schicht (114) umfaßt, wobei die Öffnung derart vergrößert werden kann, daß ein Abstand von einer benachbarten Öffnung bis auf etwa 10 nm verkürzt wird.
3. Verfahren nach Anspruch 1, welches ferner, vor dem Abscheiden der Isolationsschicht (118), das Ausbilden von HSG-Siliziumknötchen (116) auf der leitenden Schicht (114) umfaßt, wobei es ferner zumindest das Entfernen des Rests der Isolationsschicht in der vergrößerten Öffnung, um einen Speicherknoten auszubilden, und das Ausbilden einer dielektrischen Schicht und eines Plattenknotens nacheinander, um einen Kondensator auszubilden, umfaßt.
4. Verfahren nach Anspruch 1, welches ferner das Entfernen der Isolationsschicht (118) in der vergrößerten Öffnung (112a) zum Ausbilden eines Speicherknotens, das Ausbilden von HSG-Siliziumknötchen (116) auf dem freigelegten Speicherknoten und das Ausbilden einer dielektrischen Schicht und eines Plattenknotens nacheinander zum Ausbilden eines Kondensators umfaßt.
5. Verfahren nach Anspruch 4, welches ferner, nach dem Ausbilden der HSG-Siliziumknötchen (116), das Entfernen der Formschicht (111) umfaßt.
6. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
Ausbilden einer ersten Isolationsschicht (100, 102, 103, 104), die zumindest eine Nitridschicht und eine Oxidschicht umfaßt, auf einem integrierten Schaltkreissubstrat;
selektives Ätzen der ersten Isolationsschicht, um ein Kontaktloch (106) auszubilden;
Füllen des Kontaktlochs (106) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (108);
Ausbilden einer Formschicht (111) auf der ersten Isolationsschicht und auf dem Kontaktstecker, wobei die Formschicht eine Öffnung (112) aufweist, die eine obere Oberfläche des Kontaktsteckers (108) und der Isolationsschicht außerhalb desselben freilegt;
Vergrößern der Öffnung (112) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (114) für den Speicherknoten in der vergrößerten Öffnung (112a) und auf der Formschicht (111) zur elektrischen Verbindung mit dem Kontaktstecker (108);
Ausbilden von HSG-Siliziumknötchen (116) auf der leitenden Schicht (114) für den Speicherknoten;
Abscheiden einer zweiten Isolationsschicht (118) auf den HSG-Siliziumknötchen (116) und auf der leitenden Schicht (114), um die vergrößerte Öffnung (112a) vollständig zu füllen;
Planarisieren der zweiten Isolationsschicht (118), der HSG-Siliziumknötchen (116) und der leitenden Schicht (114) bis zur Formschicht (111) hinab.
7. Verfahren nach Anspruch 6, wobei der Schritt des Ausbildens der Öffnung (112) das Ätzen der Formschicht (111) und eines Teils der ersten Isolationsschicht unter Verwendung der Nitridschicht der ersten Isolationsschicht als Ätzstoppschicht und dadurch das Herausragenlassen des Kontaktsteckers (108) aus einer oberen Oberfläche der Nitridstoppschicht umfaßt.
8. Verfahren nach Anspruch 6, wobei der Schritt des Vergrößerns der Öffnung (112) das Naßätzen der Formschicht (111) in mindestens einem Ausmaß einer Dicke der leitenden Schicht umfaßt, wobei die Öffnung derart vergrößert werden kann, daß ein Abstand von einer benachbarten Öffnung bis auf etwa 10 nm verkürzt wird.
9. Verfahren nach Anspruch 6, welches ferner, vor dem Ausbilden der zweiten Isolationsschicht (118), das Ausbilden einer Materialschicht (117) auf den HSG-Siliziumknötchen (116) umfaßt, um diese zu schützen.
10. Verfahren nach Anspruch 6, welches ferner das Entfernen zumindest des Rests der zweiten Isolationsschicht (118) in der vergrößerten Öffnung (112a) und das Ausbilden einer dielektrischen Schicht und eines Plattenknotens nacheinander zum Ausbilden eines Kondensators umfaßt.
11. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
Ausbilden einer ersten Isolationsschicht (200, 202, 203, 204), die zumindest eine Nitridschicht und eine Oxidschicht umfaßt, auf einem integrierten Schaltkreissubstrat;
selektives Ätzen der ersten Isolationsschicht, um ein Kontaktloch (206) auszubilden;
Füllen des Kontaktlochs (206) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (208);
Ausbilden einer Formschicht (211) auf der ersten Isolationsschicht und auf dem Kontaktstecker, wobei die Formschicht eine Öffnung (212) aufweist, die eine obere Oberfläche des Kontaktsteckers (208) und der Isolationsschicht außerhalb desselben freilegt;
Vergrößern der Öffnung (212) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (214) für den Speicherknoten in der vergrößerten Öffnung (212a) und auf der Formschicht (211) zur elektrischen Verbindung mit dem Kontaktstecker;
Abscheiden einer zweiten Isolationsschicht (216) auf der leitenden Schicht (214), um die vergrößerte Öffnung vollständig zu füllen, wobei die zweite Isolationsschicht bezüglich der Formschicht eine Ätzselektivität besitzt;
Planarisieren der zweiten Isolationsschicht (216) und der leitenden Schicht bis zur Formschicht (211) hinab;
Entfernen des Rests der zweiten Isolationsschicht (216) in der vergrößerten Öffnung (212a), um einen Speicherknoten (214a) auszubilden; und
Ausbilden von HSG-Siliziumknötchen (218) auf der freigelegten Oberfläche des Speicherknotens.
12. Verfahren nach Anspruch 11, wobei der Schritt des Ausbildens der Öffnung (212) das Ätzen der Formschicht (211) und eines Teils der ersten Isolationsschicht unter Verwendung der Nitridschicht der ersten Isolationsschicht als Ätzstoppschicht und dadurch das Herausragenlassen des Kontaktsteckers (208) aus einer oberen Oberfläche der Nitridstoppschicht umfaßt.
13. Verfahren nach Anspruch 11, wobei der Schritt des Vergrößerns der Öffnung (212) das Naßätzen der Formschicht (211) in mindestens einem Ausmaß einer Dicke der leitenden Schicht (214) umfaßt, wobei die Öffnung derart vergrößert werden kann, daß ein Abstand von einer benachbarten Öffnung bis auf eine Größenordnung von etwa 10 nm verkürzt wird.
14. Verfahren nach Anspruch 11, welches ferner, nach dem Ausbilden der HSG-Siliziumknötchen (218), das Entfernen der Formschicht (211) und das Ausbilden einer dielektrischen Schicht und eines Plattenknotens nacheinander zum Ausbilden eines Kondensators umfaßt.
15. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
Ausbilden einer ersten Isolationsschicht (300, 302, 303, 304), die zumindest eine Nitridschicht und eine Oxidschicht umfaßt, auf einem integrierten Schaltkreissubstrat;
selektives Ätzen der ersten Isolationsschicht, um ein Kontaktloch (306) auszubilden;
Füllen des Kontaktlochs (306) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (308);
Ausbilden einer Formschicht (311) auf der ersten Isolationsschicht und auf dem Kontaktstecker, wobei die Formschicht (311) eine Öffnung (312) aufweist, die eine obere Oberfläche des Kontaktsteckers und der Isolationsschicht außerhalb desselben freilegt;
Vergrößern der Öffnung (312) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (314) für den Speicherknoten in der vergrößerten Öffnung (312a) und auf der Formschicht (311) zur elektrischen Verbindung mit dem Kontaktstecker (308);
Ausbilden von HSG-Siliziumknötchen (316) auf der leitenden Schicht (314);
Abscheiden einer zweiten Isolationsschicht (318) im Rest der vergrößerten Öffnung (312a) und auf der leitenden Schicht (314) derart, daß die Bildung eines Hohlraums (319) in der vergrößerten Öffnung (312a) bewirkt wird; und
Planarisieren der zweiten Isolationsschicht (318), der HSG-Siliziumknötchen (316) und der leitenden Schicht (314) bis zur Formschicht (311) hinab.
16. Verfahren nach Anspruch 15, wobei der Schritt des Ausbildens der Öffnung (312) das Ätzen der Formschicht (311) und eines Teils der ersten Isolationsschicht unter Verwendung der Nitridschicht der ersten Isolationsschicht als Ätzstoppschicht und dadurch das Herausragenlassen des Kontaktsteckers (308) aus einer oberen Oberfläche der Nitridstoppschicht umfaßt.
17. Verfahren nach Anspruch 15, wobei der Schritt des Vergrößerns der Öffnung (312) das Naßätzen der Formschicht (311) in mindestens einem Ausmaß einer Dicke der leitenden Schicht (314) umfaßt, wobei die Öffnung derart vergrößert werden kann, daß ein Abstand von einer benachbarten Öffnung bis auf etwa 10 nm verkürzt wird.
18. Verfahren nach Anspruch 15, welches ferner das Entfernen zumindest des Rests der zweiten Isolationsschicht (318) in der vergrößerten Öffnung (312a) und das Ausbilden einer dielektrischen Schicht und eines Plattenknotens nacheinander zum Ausbilden eines Kondensators umfaßt.
19. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
aufeinanderfolgendes Ausbilden einer ersten Isolationsschicht (400, 402, 403) und einer ersten Antireflexschicht (404) auf einem integrierten Schaltkreissubstrat;
selektives Ätzen der ersten Antireflexschicht (404) und der ersten Isolationsschicht (400, 402, 403), um ein Kontaktloch (406) auszubilden;
Füllen des Kontaktlochs (406) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (408);
aufeinanderfolgendes Ausbilden einer Formschicht (410) und einer zweiten Antireflexschicht (411) auf der ersten Antireflexschicht (404) und auf dem Kontaktstecker (408);
Ätzen der zweiten Antireflexschicht (411) und der Formschicht (410), um eine Öffnung (413) auszubilden, die eine obere Oberfläche des Kontaktsteckers (408) und der ersten Antireflexschicht (404) außerhalb desselben freilegt;
Entfernen der zweiten Antireflexschicht (411) und der ersten Antireflexschicht (404) in der Öffnung (413);
Vergrößern der Öffnung (413) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (414) für den Speicherknoten in der vergrößerten Öffnung (413a) und auf der Formschicht (410) zur elektrischen Verbindung mit dem Kontaktstecker (408);
Ausbilden von HSG-Siliziumknötchen (416) auf der leitenden Schicht (414);
Abscheiden einer zweiten Isolationsschicht (418), um die vergrößerte Öffnung (413a) vollständig zu füllen; und
Planarisieren der zweiten Isolationsschicht (418), der HSG-Siliziumknötchen (416) und der leitenden Schicht (414) bis zur Formschicht (410) hinab.
20. Verfahren nach Anspruch 19, wobei der Schritt des Vergrößerns der Öffnung (413) das Naßätzen der Formschicht (410) in mindestens einem Ausmaß einer Dicke der leitenden Schicht (414) umfaßt, wobei die Öffnung derart vergrößert werden kann, daß der Abstand zwischen den vergrößerten Öffnungen bis auf etwa 10 nm verkürzt wird.
21. Verfahren nach Anspruch 19, welches ferner, vor dem Ausbilden der zweiten Isolationsschicht (418), das Ausbilden einer Materialschicht auf den HSG-Siliziumknötchen umfaßt, um diese zu schützen.
22. Verfahren nach Anspruch 19, welches ferner das Entfernen zumindest der zweiten Isolationsschicht (418) in der vergrößerten Öffnung (413a) und das Ausbilden einer dielektrischen Schicht und eines Plattenknotens nacheinander zum Ausbilden eines Kondensators umfaßt.
23. Verfahren zur Herstellung eines DRAM-Zellenkondensators, umfassend:
aufeinanderfolgendes Ausbilden einer ersten Isolationsschicht (500, 502) und einer ersten Antireflexschicht (503) auf einem integrierten Schaltkreissubstrat;
selektives Atzen der ersten Antireflexschicht (503) und der ersten Isolationsschicht, um ein Kontaktloch (504) auszubilden;
Füllen des Kontaktlochs (504) mit einem leitenden Material und Ausbilden eines Kontaktsteckers (506);
aufeinanderfolgendes Ausbilden einer Formschicht (508) und einer zweiten Antireflexschicht (509) auf der ersten Antireflexschicht (503) und auf dem Kontaktstecker (506);
Ätzen der zweiten Antireflexschicht (509) und der Formschicht (508), um eine Öffnung (512) auszubilden, die eine obere Oberfläche des Kontaktsteckers und der ersten Antireflexschicht außerhalb desselben freilegt;
Entfernen der zweiten Antireflexschicht (509) und der ersten Antireflexschicht (503) in der Öffnung (512);
Vergrößern der Öffnung (512) durch Ätzen beider Seitenwände der Öffnung um eine vorbestimmte Dicke;
Abscheiden einer leitenden Schicht (514) für den Speicherknoten in der vergrößerten Öffnung (512a) und auf der Formschicht (508) zur elektrischen Verbindung mit dem Kontaktstecker (506);
Ausbilden von HSG-Siliziumknötchen (516) auf der leitenden Schicht (514);
Abscheiden einer zweiten Isolationsschicht (518) im Rest der vergrößerten Öffnung (512a) und auf der leitenden Schicht (514) derart, daß die Bildung eines Hohlraums (519) in der vergrößerten Öffnung bewirkt wird; und
Planarisieren der zweiten Isolationsschicht (518), der HSG-Siliziumknötchen (516) und der leitenden Schicht (514) bis zur Formschicht (508) hinab.
24. Verfahren nach Anspruch 23, wobei der Schritt des Vergrößerns der Öffnung (512) das Naßätzen der Formschicht (508) um zumindest eine Dicke der leitenden Schicht (514) umfaßt, wobei die Öffnung derart vergrößert werden kann, daß ein Abstand von einer benachbarten Öffnung bis auf etwa 10 nm verkürzt wird.
25. Verfahren nach Anspruch 23, welches ferner das Entfernen zumindest des Rests der zweiten Isolationsschicht (518) in der vergrößerten Öffnung (512a) und das Ausbilden einer dielektrischen Schicht (520) und eines Plattenknotens (522) nacheinander zum Ausbilden eines Kondensators umfaßt.
26. DRAM-Zellenkondensator, umfassend:
eine Isolationsschicht, die auf einem integrierten Schaltkreissubstrat ausgebildet ist;
einen zylindrischen Speicherknoten, der auf der Isolationsschicht ausgebildet ist und mit dem Substrat über einen in der Isolationsschicht ausgebildeten Kontaktstecker elektrisch verbunden ist, wobei der Speicherknoten einen maximalen Abstand von etwa 10 nm von einem benachbarten Speicherknoten aufweist;
HSG-Siliziumknötchen, die auf dem Speicherknoten ausgebildet sind;
eine dielektrische Schicht, die auf dem Speicherknoten und auf den HSG-Siliziumknötchen und auf der Isolationsschicht ausgebildet ist; und
einen Plattenknoten, der auf der dielektrischen Schicht ausgebildet ist.
27. DRAM-Zellenkondensator nach Anspruch 26, wobei die HSG-Siliziumknötchen auf der inneren Oberfläche des zylindrischen Speicherknotens ausgebildet sind.
28. DRAM-Zellenkondensator nach Anspruch 26, wobei die HSG-Siliziumknötchen auf der inneren Oberfläche und auf der oberen Oberfläche des zylindrischen Speicherknotens ausgebildet sind.
29. DRAM-Zellenkondensator nach Anspruch 26, welcher ferner eine weitere Isolationsschicht aufweist, die den zylindrischen Speicherknoten umgibt, wobei die dielektrische Schicht auf der inneren und oberen Oberfläche des Speicherknotens und auf der weiteren Isolationsschicht ausgebildet ist.
30. DRAM-Zellenkondensator, umfassend:
eine Isolationsschicht, die auf einem integrierten Schaltkreissubstrat ausgebildet ist, wobei die Isolationsschicht ein Kontaktloch aufweist;
einen Kontaktstecker, der das Kontaktloch füllt und nach oben um eine vorbestimmte Dicke aus einer oberen Oberfläche der Isolationsschicht herausragt;
einen zylindrischen Speicherknoten, der auf der Isolationsschicht ausgebildet ist und mit dem Kontaktstecker elektrisch verbunden ist;
eine dielektrische Schicht, die auf dem Speicherknoten und auf der Isolationsschicht ausgebildet ist; und
einen Plattenknoten, der auf der dielektrischen Schicht ausgebildet ist;
wobei der zylindrische Speicherknoten einen maximalen Abstand von etwa 10 nm von einem benachbarten Speicherknoten aufweist.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838719B2 (en) * 1998-04-09 2005-01-04 Samsung Electronics Co. Ltd. Dram cell capacitors having U-shaped electrodes with rough inner and outer surfaces
JP4024940B2 (ja) * 1998-09-04 2007-12-19 株式会社ルネサステクノロジ 半導体装置の製造方法
FR2790597B1 (fr) * 1999-02-12 2003-08-15 St Microelectronics Sa Integration de condensateurs
US6303956B1 (en) 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6331379B1 (en) * 1999-09-01 2001-12-18 Micron Technology, Inc. Photo-lithography process using multiple anti-reflective coatings
JP3344482B2 (ja) 1999-10-01 2002-11-11 日本電気株式会社 半導体記憶装置及びその製造方法
KR100319170B1 (ko) * 1999-12-30 2001-12-29 박종섭 반도체소자의 캐패시터 형성방법
JP2001196557A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
JP3555078B2 (ja) * 2000-03-30 2004-08-18 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
TW544849B (en) * 2000-08-29 2003-08-01 Samsung Electronics Co Ltd Method for manufacturing semiconductor device
KR100344761B1 (ko) * 2000-09-28 2002-07-20 주식회사 하이닉스반도체 반도체장치의 캐패시터 및 그 제조방법
KR20020043815A (ko) * 2000-12-04 2002-06-12 윤종용 반구형 그레인 커패시터의 제조방법
KR100384859B1 (ko) * 2000-12-28 2003-05-22 주식회사 하이닉스반도체 캐패시터의 제조 방법
KR100388206B1 (ko) * 2000-12-29 2003-06-19 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조방법
KR100745059B1 (ko) * 2001-06-28 2007-08-01 주식회사 하이닉스반도체 반도체소자의 커패시터 및 그 제조방법
JP2003152105A (ja) * 2001-11-15 2003-05-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100818074B1 (ko) * 2001-12-07 2008-03-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR20030059495A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100438782B1 (ko) 2001-12-29 2004-07-05 삼성전자주식회사 반도체 소자의 실린더형 커패시터 제조방법
US20030141597A1 (en) * 2002-01-31 2003-07-31 Houston Theodore W. Semiconductor apparatus having contacts of multiple heights and method of making same
US6784479B2 (en) * 2002-06-05 2004-08-31 Samsung Electronics Co., Ltd. Multi-layer integrated circuit capacitor electrodes
US6794245B2 (en) * 2002-07-18 2004-09-21 Micron Technology, Inc. Methods of fabricating double-sided hemispherical silicon grain electrodes and capacitor modules
US6808983B2 (en) * 2002-08-27 2004-10-26 Micron Technology, Inc. Silicon nanocrystal capacitor and process for forming same
KR20040045765A (ko) * 2002-11-25 2004-06-02 삼성전자주식회사 스토리지 노드를 갖는 디램 셀 형성방법
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US20040219759A1 (en) * 2002-12-19 2004-11-04 Houston Theodore W Semiconductor apparatus having contacts of multiple heights and method of making same
KR100469158B1 (ko) * 2002-12-30 2005-02-02 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100620659B1 (ko) * 2002-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100485388B1 (ko) * 2003-02-28 2005-04-27 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US7091085B2 (en) * 2003-11-14 2006-08-15 Micron Technology, Inc. Reduced cell-to-cell shorting for memory arrays
KR100648247B1 (ko) * 2004-06-07 2006-11-24 삼성전자주식회사 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법
KR100558036B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
US7547598B2 (en) * 2006-01-09 2009-06-16 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
US7382012B2 (en) * 2006-02-24 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing parasitic capacitance of MIM capacitor in integrated circuits by reducing effective dielectric constant of dielectric layer
JP2008016721A (ja) * 2006-07-07 2008-01-24 Elpida Memory Inc 半導体装置及びその製造方法
KR100815186B1 (ko) * 2006-09-11 2008-03-19 주식회사 하이닉스반도체 돌출형상의 텅스텐플러그를 구비한 반도체소자의 제조 방법
JP4901459B2 (ja) 2006-12-26 2012-03-21 株式会社東芝 半導体記憶装置
DE102007022748B4 (de) * 2007-05-15 2009-03-05 Qimonda Ag Verfahren zur Strukturierung eines Materials und strukturiertes Material
JP2009088381A (ja) * 2007-10-02 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
KR20100087915A (ko) * 2009-01-29 2010-08-06 삼성전자주식회사 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
CN117355134A (zh) 2017-01-27 2024-01-05 株式会社半导体能源研究所 电容器、半导体装置及半导体装置的制造方法
KR102411071B1 (ko) 2017-05-29 2022-06-21 삼성전자주식회사 반도체 장치
US11101300B2 (en) 2017-07-26 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP7081543B2 (ja) 2019-03-22 2022-06-07 株式会社村田製作所 積層セラミックコンデンサ
CN112018240B (zh) * 2019-05-31 2022-08-12 无锡华润上华科技有限公司 半导体器件及其制备方法
CN114267677A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 电容器阵列结构及其制造方法和动态随机存储器
CN113658995B (zh) * 2021-10-20 2022-04-15 北京京东方技术开发有限公司 显示基板、触控显示面板及显示装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2528731B2 (ja) * 1990-01-26 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
KR950012554B1 (ko) * 1992-06-24 1995-10-18 현대전자산업주식회사 고집적 반도체소자의 전하저장전극 제조방법
US5714779A (en) * 1992-06-30 1998-02-03 Siemens Aktiengesellschaft Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
US5340763A (en) 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
US5401681A (en) * 1993-02-12 1995-03-28 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells
KR960015122B1 (ko) * 1993-04-08 1996-10-28 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
KR970003168B1 (ko) * 1993-05-19 1997-03-14 삼성전자 주식회사 반도체 메모리장치의 커패시터 제조방법
US5340765A (en) 1993-08-13 1994-08-23 Micron Semiconductor, Inc. Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon
US5656531A (en) * 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
US5444013A (en) * 1994-11-02 1995-08-22 Micron Technology, Inc. Method of forming a capacitor
US5597756A (en) * 1995-06-21 1997-01-28 Micron Technology, Inc. Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
US5796138A (en) * 1996-08-16 1998-08-18 United Microelectronics Corporation Semiconductor memory device having a tree type capacitor
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
US5770500A (en) * 1996-11-15 1998-06-23 Micron Technology, Inc. Process for improving roughness of conductive layer
TW359037B (en) * 1997-12-12 1999-05-21 United Semiconductor Corp Manufacturing method for DRAM capacitors
TW373323B (en) * 1998-03-18 1999-11-01 United Microelectronics Corporaiton Dynamic RAM production method
JPH11330397A (ja) * 1998-05-20 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法
US5976981A (en) * 1998-06-12 1999-11-02 Vanguard International Semiconductor Corporation Method for manufacturing a reverse crown capacitor for DRAM memory cell
US6037219A (en) * 1998-06-25 2000-03-14 Vanguard International Semiconductor Corporation One step in situ doped amorphous silicon layers used for selective hemispherical grain silicon formation for crown shaped capacitor applications
US6046083A (en) * 1998-06-26 2000-04-04 Vanguard International Semiconductor Corporation Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications
US6090679A (en) * 1998-11-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Method for forming a crown capacitor

Also Published As

Publication number Publication date
GB2339962A (en) 2000-02-09
FR2781310A1 (fr) 2000-01-21
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GB9912457D0 (en) 1999-07-28
JP2000049304A (ja) 2000-02-18
FR2781310B1 (fr) 2005-08-26
TW425703B (en) 2001-03-11
GB2339962B (en) 2000-12-27
US6258691B1 (en) 2001-07-10
DE19933480B4 (de) 2006-01-05
US6576947B1 (en) 2003-06-10
JP4015320B2 (ja) 2007-11-28
KR20000008804A (ko) 2000-02-15

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