DE19907062B4 - Verfahren zur Herstellung eines DRAM-Zellenkondensators - Google Patents

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Abstract

Verfahren zur Herstellung eines DRAM-Zellenkondensators mit den Schritten:
Ätzen einer ersten mehrlagigen Isolationsschicht (108, 110, 112) auf einem Halbleitersubstrat (100), um ein Speicherkontaktloch (114) auszubilden;
Füllen des Speicherkontaktlochs (114) mit einem ersten leitfähigen Material, um einen Speicherkontaktstecker (116) auszubilden;
Ausbilden einer zweiten Isolationsschicht (118) über der ersten Isolationsschicht, einschließlich des Speicherkontaktsteckers (116);
Ausbilden einer Maske (120) über der zweiten Isolationsschicht (118), um einen Speicherknotenbereich festzulegen;
Ätzen der zweiten Isolationsschicht (118) und einer oberen Schicht (112) der ersten mehrlagigen Isolationsschicht (108, 110, 112) unter Verwendung der Maske (120), um darin eine Öffnung (119) auszubilden, wobei eine obere Seitenwand des Speicherkontaktsteckers (116) durch die Öffnung (119) freigelegt ist;
Füllen der Öffnung mit einem zweiten leitfähigen Material, um einen Speicherknoten (124a) auszubilden, der mit dem Speicherkontaktstecker (116) elektrisch und mechanisch verbunden ist;
Entfernen der zweiten Isolationsschicht (118);
Abscheiden einer dielektrischen Schicht des Kondensators; und...

Description

  • Die Erfindung betrifft ein Halbleiterbauelement und insbesondere ein Verfahren zur Herstellung eines DRAM-Zellenkondensators.
  • Mit der jüngsten Steigerung der Integrationsdichte eines DRAM verringert sich gewöhnlich die Zellengröße bzw. die von einem Kondensator der DRAM-Zelle einzunehmende Fläche. Um eine Kapazität eines solchen Kondensators auf einem brauchbaren Wert zu halten, wurde ein Stapelkondensator verwendet, da er eine große Kondensatorfläche darin bereitstellen kann und in der Lage ist, die Interferenz zwischen DRAM-Zellen zu verringern.
  • 1A bis 1C sind Ablaufdiagramme, die die Prozeßschritte eines Verfahrens des Standes der Technik zur Herstellung eines DRAM-Zellenkondensators zeigen. 1A stellt im Querschnitt einen Teil eines Halbleitersubstrats 10 dar, das bereits mehreren Prozeßschritten unterzogen wurde. Kurz gesagt, wird eine Bauelement-Isolationsschicht 12 auf dem Halbleitersubstrat 10 ausgebildet, um aktive und inaktive Bereiche zu definieren. Eine Gateelektrodenstruktur 14 wird über dem Halbleitersubstrat 10 ausgebildet. Die Gateelektrodenstruktur 14 wird aus einer Gateoxidschicht, einer Gateelektrode und einer Passivierungsschicht gebildet. Ein Source/Drain-Gebiet 16 wird in dem Halbleitersubstrat 10 benachbart zur Gateelektrodenstruktur 14 ausgebildet. Eine Oxidschicht 18 wird über dem Halbleitersubstrat 10, einschließlich der Gateelektrodenstruktur 14, ausgebildet. Ein Speicherkontaktloch 20 wird in der Oxidschicht 18 bis zum Source/Drain-Gebiet 16 geöffnet und mit einem leitfähigen Material gefüllt, um einen Speicherkontaktstecker 22 auszubilden. Eine Polysiliziumschicht 24 wird auf dem Kontaktstecker 22 und über der Oxidschicht 18 mit einer Dicke von etwa 1000 nm (10000 Å) abgeschieden. Eine Photoresistschicht wird auf die Polysiliziumschicht 24 aufgeschleudert und wird unter Verwendung eines herkömmlichen Photolithographieprozesses zu einer gewünschten Konfiguration 26 strukturiert.
  • Die durch die strukturierte Photoresistschicht 26 freigelegte Polysiliziumschicht 24 wird unter Verwendung eines mehrfachen Rückätzprozesses geätzt, um einen Speicherknoten 24a auszubilden, wie in 1B dargestellt. Danach wird die strukturierte Photoresistschicht 26 durch Ablösen und Abtragen entfernt, wie in 1C gezeigt.
  • Der Prozeß des Ätzens eines mindestens 1000 nm (10000 Å) dicken Polysiliziums wird jedoch im allgemeinen unter Bedingungen ausgeführt, daß der Ätzprozeß auf eine 1300 bis 1500 nm (13000 Å bis 15000 Å) dicke Polysiliziumschicht abzielt. Folglich wird unvermeidlich Überätzen ausgeführt. Aufgrund dieses Überätzprozesses unterliegen der Speicherknoten 24a, der an die Oxidschicht 18 angrenzt, und der Kontaktstecker 22 einer Überätzung.
  • 2 ist eine Querschnittsansicht eines durch das vorstehend angeführte Verfahren hergestellten, herkömmlichen DRAM-Zellenkondensators im Fall einer Fehljustierung. Wenn es zwischen dem Speicherknoten 24a und dem Kontaktstecker 22 zu einer Fehljustierung kommt, werden mit Bezug auf 2 die unteren Kanten des Speicherknotens 24a, die dem Kontaktstecker 22 zugewandt sind, stark überätzt (was innerhalb des gestrichelten Kreises dargestellt ist), wodurch eine Grabenvertiefung (a) ausgebildet wird, welche die Kontaktfläche zwischen dem Speicherknoten 24a und dem Kontaktstecker 22 verringert, wie in 2 gezeigt. Folglich ist der Speicherknoten 24a der Gefahr ausgesetzt, daß er aufgrund dieser Grabenvertiefung (a) leicht von dem darunterliegenden Kontaktstecker 22 elektrisch getrennt wird. Darüber hinaus ist der Speicherknoten 24a der Gefahr ausgesetzt, daß er während eines anschließenden Reinigungsprozesses niederfällt, wodurch ein Kurzschluß zwischen den DRAM-Zellen verursacht wird.
  • Ähnlich dem oben dargestellten Verfahren beschreibt die DE 42 20 497 A1 ein Verfahren zur Herstellung eines DRAM-Zellenkondensators, bei dem auf einem Halbleitersubstrat eine mehrlagige Isolationsschicht ausgebildet wird. Nach dem Ätzen eines Kontaktloch wird dieses mit einem leitfähigen Material zur Ausbildung einer Durchgangsverbindung gefüllt. Darauf wird eine zweite Isolationsschicht zur Ausbildung einer Negativstruktur ausgebildet. In Öffnungen der Negativstruktur wird ein leitendes Material als untere Elektrode eines Kondensators abgeschieden und anschließend die Negativstruktur entfernt. Beim Ausbilden von Öffnungen in der Negativstruktur wird die mehrlagige Isolationsschicht nicht angeätzt, da eine Ätzstoppschicht vorgesehen ist, die ein Ätzen der mehrlagigen Isolierschicht verhindert.
  • Bei der DE 42 23 878 A1 werden in eine Isolationsschicht Kontaktlöcher geätzt und darin Transistor-Kondensator-Pfeiler ausgebildet, wobei verschiedene Verfahren zur Ausbildung von TK-Pfeilern vorgeschlagen werden. Bei einem Ausführungsbeispiel wird, falls der TK-Pfeiler teilweise seitlich freigelegt ist, anschließend eine Isolationsschicht (Spacer) abgeschieden, bevor eine Haftschicht und eine Bitleitung vorgesehen werden. Die Bitleitung ist unterhalb der oberen Ebene der ersten Isolationsschicht angeordnet. Es ist dabei kein elektrischer Kontakt zwischen einem Speicherknoten und dem TK-Kontaktstecker vorgesehen.
  • Die US 5,358,888 offenbart das Ausbilden von halbkugligen Strukturen auf der Oberfläche eines Speicherknotens zur Erhöhung der Kapazität.
    •
  • Es ist daher Aufgabe der Erfindung, ein Verfahren zum Herstellen eines DRAM-Kondensators vorzusehen, bei dem während des Verfahrens ein freistehender Speicherknoten ausgebildet wird, der weniger empfindlich gegenüber Erschütterungen bzw. nachfolgenden Prozeßschritten ist und bei dem eine sichere elektrische Verbindung zum Kontaktstecker besteht.
  • Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst.
  • Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.
  • Gemäß Anspruch 1 wird zunächst eine erste mehrlagige Isolationsschicht auf einem Halbleitersubstrat ausgebildet. Wie auf dem Fachgebiet gut bekannt ist, sind eine Feldoxidschicht und ein Transfer- bzw. Übertragungstransistor mit einer Gateoxidschicht, einer mit einer Siliziumnitridschicht beschichteten Gateelektrode und einem Source/Drain-Gebiet vor der Ausbildung dieser Isolationsschicht bereits auf dem Halbleitersubstrat ausgebildet. Nach Planarisieren der ersten Isolationsschicht wird eine zweite Isolationsschicht, die vorzugsweise aus einer Siliziumnitridschicht besteht, mit einer Dicke von etwa 5 bis 50 nm (50 Å bis 500 Å) ausgebildet. Diese Siliziumnitridschicht dient anschließend als Ätzstoppschicht und während eines anschließenden Reinigungsprozesses als Sperrschicht gegen eine Reinigungslösung. Eine dritte Isolationsschicht wird über der Siliziumnitridschicht mit einer Dicke von etwa 100 bis 1000 nm (1000 Å bis 10000 Å) ausgebildet. Diese dritte Isolationsschicht besteht aus einer Oxidschicht mit einer relativ hohen Ätzrate in einem Naßätzmittel unter den Oxidschichten. Sie besteht beispielsweise aus einer durch PECVD (plasmagestützte chemische Dampfabscheidung) ausgebildeten Oxidschicht oder einer Schicht aus HTO (Hochtemperaturoxid). Ein Speicherkontaktloch wird in diesen Isolationsschichten bis zum Source/Drain-Gebiet geöffnet. Eine leitfähige Schicht, wie z.B. Polysilizium, wird in dem Kontaktloch abgeschieden, um einen Speicherkontaktstecker auszubilden. Eine vierte Isolationsschicht, wie z.B. eine PECVD-Oxidschicht, wird mit einer Dicke von etwa 500 bis 1300 nm (5000 Å bis 13000 Å) abgeschieden. Diese vierte Isolationsschicht weist eine Dicke auf, die die Höhe des Kondensatorspeicherknotens festlegt. Eine Photoresistschicht wird auf die vierte Isolationsschicht aufgeschleudert und wird unter Verwendung eines Photolithographieverfahrens strukturiert, um einen über dem Kontaktstecker ausgerichteten Öffnungsbereich auszubilden. Unter Verwendung der strukturierten Photoresistschicht wird die freigelegte vierte Oxidschicht (PECVD-Oxidschicht) zeitlich gesteuert anisotrop geätzt, um bis zu dem Kontaktstecker und einem Teil der dritten Isolationsschicht außerhalb des Kontaktsteckers hinab eine Öffnung auszubilden (in die anschließend Polysilizium abgeschieden wird). Bei diesem zeitlich gesteuerten Ätzprozeß dient die dritte Isolationsschicht (PECVD-Oxidschicht oder HTO-Oxidschicht) zur Bereitstellung eines Ätztoleranzbereichs. Selbst wenn diese dritte Isolationsschicht ihre Funktion nicht ausreichend erfüllt, dient darüber hinaus die darunterliegende zweite Isolationsschicht (Siliziumnitridschicht) als Ätzstoppschicht. Eine zweite leitfähige Schicht, wie z.B. Polysilizium, wird in die Öffnung (PECVD-Oxidrahmen) abgeschieden und planarisiert. Danach wird der PECVD- Oxidrahmen durch einen Naß- oder Trockenätzprozeß entfernt, um dadurch einen Speicherknoten auszubilden.
  • Gemäß dieser Erfindung kann das Überätzen des Polysiliziums vermieden werden. Das Überätzen des Polysiliziums wird bei diesem Verfahren aufgrund seiner zugehörigen Prozeßsequenz grundsätzlich nicht angetroffen. Daher werden die beim Stand der Technik vorliegenden Probleme, d.h. die Grabenvertiefung, von Natur aus vermieden, selbst im Fall der Fehljustierung zwischen dem Kontaktstecker und dem Speicherknotenkörper.
  • Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
  • 1A bis 1C Ablaufdiagramme, die die Prozeßschritte eines Verfahrens des Standes der Technik zur Herstellung eines DRAM-Zellenkondensators zeigen;
  • 2 eine Querschnittsansicht eines herkömmlichen DRAM-Zellenkondensators, der durch das in 1A bis 1C abgebildete Verfahren des Standes der Technik hergestellt wurde, im Fall einer Fehljustierung zwischen dem Speicherkontaktstecker und dem Speicherknoten;
  • 3A bis 3E Ablaufdiagramme, die die Prozeßschritte eines neuen Verfahrens zur Herstellung eines DRAM-Zellenkondensators gemäß einer Ausführungsform der Erfindung zeigen; und
  • 4 eine Querschnittsansicht eines DRAM-Zellenkondensators gemäß der Ausführungsform der Erfindung im Fall einer Fehljustierung.
  • Die Erfindung betrifft ein Verfahren zur Herstellung eines DRAM-Zellenkondensators. Der Prozeß zur Ausbildung der Feldoxidschicht, d.h. der Bauelement-Isolationsschicht, und der Transistorstruktur, welcher derzeit bei der Herstellung von DRAM-Zellen praktiziert wird, wird nur kurz beschrieben, um die derzeitige Erfindung besser zu verstehen.
    •
  • 3A stellt im Querschnitt einen Teil eines Halbleitersubstrats 100 dar, das bereits mehreren Prozeßschritten gemäß einer Ausführungsform der Erfindung unterzogen wurde. Eine Vielzahl von Bauelement-Isolationsschichten werden in einem vorbestimmten Bereich des Halbleitersubstrats 100 ausgebildet, um aktive und inaktive Bereiche zu definieren. Um die Beschreibung und die Zeichnungen zu vereinfachen, ist in den Zeichnungen nur eine Bauelement-Isolationsschicht 102 dargestellt. Die Bauelement-Isolationsschicht 102 wird durch gut bekannte Verfahren, wie z.B. Lokaloxidation von Silizium oder ein Grabenisolationsverfahren, ausgebildet. Eine Vielzahl von Feldeffekttransistoren werden auf dem aktiven Bereich des Halbleitersubstrats 100 ausgebildet. Aus Gründen der Einfachheit ist in den Zeichnungen nur ein Transistor 104 abgebildet. Der Transistor 104 umfaßt eine Gateoxidschicht (nicht dargestellt), eine Gateelektrode mit einer Siliziumnitridmaske und einer Seitenwand-Abstandsschicht, und ein Source/Drain-Gebiet 106, das auf die Seitenwand-Abstandsschicht ausgerichtet ist. Eine erste Isolationsschicht 108 wird über dem Halbleitersubstrat 100, einschließlich des Transistors 104, ausgebildet. Die erste Isolationsschicht 108 wird aus einer Oxidschicht durch ein CVD-Verfahren hergestellt. Nach Planarisieren der ersten Isolationsschicht 108 unter Verwendung eines CMP- oder eines Rückätzverfahrens wird eine zweite Isolationsschicht 110, die vorzugsweise aus einer Siliziumnitridschicht besteht, mit einer Dicke von etwa 5 bis 50 nm (50 Å bis 500 Å) ausgebildet. Diese Siliziumnitridschicht 110 dient anschließend als Ätzstoppschicht und während eines Reinigungsprozesses als Sperrschicht gegen eine Reinigungslösung. Eine dritte Isolationsschicht 112 wird über der Siliziumnitridschicht 110 mit einer Dicke von etwa 100 bis 1000 nm (1000 Å bis 10000 Å) ausgebildet. Diese dritte Isolationsschicht 112 besteht aus einer Oxidschicht mit einer relativ hohen Ätzrate in einem Naßätzmittel unter den Oxidschichten. Sie besteht beispielsweise aus einer durch PECVD (plasmagestützte chemische Dampfabscheidung) ausgebildeten Oxidschicht oder aus einer Schicht aus HTO (Hochtemperaturoxid). Wie später beschrieben wird, dient diese Oxidschicht 112 zur Bereitstellung einer Zeittoleranz (d.h. eines Ätztoleranzbereichs) während des zeitlich gesteuerten Ätzens der nachfolgenden dicken vierten Isolationsschicht 118. Ein Speicherkontaktloch 114 wird in diesen Isolationsschichten 112, 110 und 108 bis zum Source/Drain-Gebiet 106 geöffnet. Eine leitfähige Schicht, wie z.B. Polysilizium, wird in dem Kontaktloch 114 abgeschieden, um einen Speicherkontaktstecker 116 auszubilden. Eine vierte Isolationsschicht 118, die Schutzschicht genannt wird, wie z.B. eine PECVD-Oxidschicht, wird mit einer Dicke von etwa 500 bis 1300 nm (5000 Å bis 13000 Å) abgeschieden. Diese vierte Isolationsschicht 118 besitzt eine Dicke, die die Höhe des Kondensatorspeicherknotens festlegt, welche direkt mit der Kapazität des Kondensators in Beziehung steht.
  • Mit Bezug auf 3B wird eine Photoresistschicht auf die vierte Isolationsschicht 118 aufgeschleudert und wird unter Verwendung eines Photolithographieverfahrens zu einer vorbestimmten Konfiguration mit einem über dem Kontaktstecker 116 ausgerichteten Öffnungsbereich strukturiert. Unter Verwendung der strukturierten Photoresistschicht 120, die Photoresist-Umkehrstruktur genannt wird, wird die freigelegte Schutzoxidschicht 118 zeitlich gesteuert anisotrop geätzt, um eine Öffnung 119, d.h. einen PECVD-Oxidrahmen (in den anschließend Polysilizium abgeschieden wird), bis zu dem Kontaktstecker 116 und einem Teil der dritten Isolationsschicht 112 außerhalb des Kontaktsteckers 116 auszubilden, wie in 3C gezeigt. Während dieses zeitlich gesteuerten Ätzprozesses einer solchen 500 bis 1300 nm (5000 Å bis 13000 Å) dicken Schutzschicht 118 dient die dritte Isolationsschicht 112 zur Bereitstellung einer Zeittoleranz, d.h. eines Ätztoleranzbereichs. Selbst wenn diese dritte Isolationsschicht 112 vollständig weggeätzt wird, dient darüber hinaus die darunterliegende zweite Isolationsschicht 110 (Siliziumnitridschicht) als Ätzstoppschicht. Gemäß dieser Ausführungsform wird während des zeitlich gesteuerten Ätzens der Schutzoxidschicht 118 ein Teil der dritten Isolationsschicht 112 um etwa 100 bis 200 nm (1000 Å bis 2000 Å) geätzt. Die strukturierte Photoresistschicht 120 wird durch Ablösen und Abtragen entfernt.
  • Mit Bezug auf 3D wird eine zweite leitfähige Schicht, wie z.B. Polysilizium, in die Öffnung 119 und über der vierten Oxidschicht 118 abgeschieden und dann unter Verwendung eines CMP- oder Rückätzverfahrens bis zu einer oberen Oberfläche der Schutzoxidschicht 118 hinab planarisiert, wodurch ein Speicherknoten 124a ausgebildet wird. Das Rückätzen der Polysiliziumschicht verwendet ein Mischgas, das Kohlenstoff und Fluor enthält, wie z.B. CF4, C2H6, C3H8, C4H8, CH2F6, CH3F, CHF3 und SF6.
  • Mit Bezug auf 3E wird die Schutzoxidschicht 118 durch Naßätzen oder Trockenätzen entfernt. Gemäß dieser Erfindung wird das Überätzen des Polysiliziums vermieden. Das Überätzen des 1000 nm (10000 Å) dicken Polysiliziums wird bei diesem neuen Verfahren aufgrund seiner zugehörigen Prozeßsequenz grundsätzlich nicht angetroffen. Daher werden die beim Stand der Technik angetroffenen Probleme, d.h. die Grabenvertiefung, von Natur aus vermieden, selbst im Fall der Fehljustierung zwischen dem Kontaktstecker 116 und dem Speicherknotenkörper 124a, wie in 4 gezeigt.
  • Um die Oberflächeninhalte des Speicherknotens 124a zu vergrößern, kann eine Schicht mit rauher Oberfläche, wie z.B. eine Siliziumschicht 126 mit halbkugelförmigen Körnchen (HSG), auf der Oberfläche des Speicherknotens ausgebildet werden. Eine dielektrische Schicht (nicht dargestellt) und eine obere Elektrode (nicht dargestellt) werden abgeschieden, um den Kondensator vollständig auszubilden. Eine fünfte Isolationsschicht (nicht dargestellt) wird über dem gesamten Halbleitersubstrat 100 ausgebildet.
  • Diese Erfindung stellt einen DRAM-Zellenkondensator mit größerer Kapazität pro Flächeneinheit ohne Grabenvertiefung selbst bei Vorliegen einer Fehljustierung zwischen dem Kontaktstecker und dem Speicherknoten, wie in 4 dargestellt, bereit.

Claims (11)

  1. Verfahren zur Herstellung eines DRAM-Zellenkondensators mit den Schritten: Ätzen einer ersten mehrlagigen Isolationsschicht (108, 110, 112) auf einem Halbleitersubstrat (100), um ein Speicherkontaktloch (114) auszubilden; Füllen des Speicherkontaktlochs (114) mit einem ersten leitfähigen Material, um einen Speicherkontaktstecker (116) auszubilden; Ausbilden einer zweiten Isolationsschicht (118) über der ersten Isolationsschicht, einschließlich des Speicherkontaktsteckers (116); Ausbilden einer Maske (120) über der zweiten Isolationsschicht (118), um einen Speicherknotenbereich festzulegen; Ätzen der zweiten Isolationsschicht (118) und einer oberen Schicht (112) der ersten mehrlagigen Isolationsschicht (108, 110, 112) unter Verwendung der Maske (120), um darin eine Öffnung (119) auszubilden, wobei eine obere Seitenwand des Speicherkontaktsteckers (116) durch die Öffnung (119) freigelegt ist; Füllen der Öffnung mit einem zweiten leitfähigen Material, um einen Speicherknoten (124a) auszubilden, der mit dem Speicherkontaktstecker (116) elektrisch und mechanisch verbunden ist; Entfernen der zweiten Isolationsschicht (118); Abscheiden einer dielektrischen Schicht des Kondensators; und Abscheiden einer oberen Elektrode des Kondensators.
  2. Verfahren nach Anspruch 1, wobei die erste Isolationsschicht aus einer mehrlagigen Schicht hergestellt wird, die aus einer Oxidschicht (108), einer Siliziumnitridschicht (110) und einer durch plasmagestützte chemische Dampfabscheidung (PECVD) ausgebildeten Oxidschicht (112) in dieser Reihenfolge besteht.
  3. Verfahren nach Anspruch 1, wobei die erste Isolationsschicht aus einer mehrlagigen Schicht hergestellt wird, die aus einer Oxidschicht (108), einer Siliziumnitridschicht (110) und einer Schicht (112) aus Hochtemperaturoxid (HTO) in dieser Reihenfolge besteht.
  4. Verfahren nach Anspruch 2 oder 3, wobei die Siliziumnitridschicht (112) eine Dicke von etwa 5 nm bis 50 nm aufweist.
  5. Verfahren nach Anspruch 2, wobei die PECVD-Oxidschicht eine Dicke von etwa 10 nm bis 100 nm aufweist.
  6. Verfahren nach Anspruch 3, wobei die HTO-Schicht eine Dicke von etwa 10 nm bis 100 nm aufweist.
  7. Verfahren nach Anspruch 1, wobei die zweite Isolationsschicht (118) eine durch ein PECVD-Verfahren ausgebildete Oxidschicht umfaßt.
  8. Verfahren nach Anspruch 1, wobei die zweite Isolationsschicht (118) eine Dicke von etwa 500 nm bis 1300 nm aufweist.
  9. Verfahren nach Anspruch 1, das ferner nach dem Ausbilden des Speicherknotens (124a) das Entfernen der zweiten Isolationsschicht (118) und das Ausbilden einer Schicht (126) mit rauher Oberfläche auf einem freigelegten Teil des Speicherknotens (124a) umfaßt.
  10. Verfahren nach Anspruch 9, wobei der Schritt der Entfernung der zweiten Isolationsschicht (118) durch einen Naßätz- oder Trockenätzprozeß ausgeführt wird.
  11. Verfahren nach Anspruch 9, wobei der Schritt der Ausbildung der Schicht mit rauher Oberfläche das Züchten einer HSG-Schicht umfaßt.
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