JPH05218343A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 筒状のキャパシタ用蓄積ノードを所定のパタ
ーンで形成してあるセル領域と蓄積ノードが形成されて
いない非セル領域との境界で、セルプレート層の表面に
段差が形成されず、セルプレート層の上側に形成される
配線にパターン不良などが発生せず、また、セルプレー
ト層内部にボイドなどが発生し難く、信頼性の高い半導
体装置およびその製造方法を提供すること。 【構成】 層間絶縁膜層３２の表面に所定のパターンで
キャパシタ用凹部４４が形成してあり、この凹部４４内
に、キャパシタ用蓄積ノード３８がそれぞれ設置してあ
り、上記凹部４４の内周壁表面と、筒状のキャパシタ用
蓄積ノード３８の外周壁表面との間に、テーパ状溝４６
が形成してあり、キャパシタ用蓄積ノード３８がそれぞ
れ凹部４４内に設置してある層間絶縁膜層３２の表面
に、キャパシタ用絶縁薄膜層４０およびキャパシタ用セ
ルプレート層４２が、上記テーパ溝内に入り込むように
積層してある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャパシタが所定のパ
ターンで配列される、たとえばダイナミックラム（ＤＲ
ＡＭ）などの半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭメモリセルの縮小および高密度
化に伴い、蓄積容量を確保するために、キャパシタ用蓄
積ノードを円筒形に成形し、この円筒形のキャパシタ用
蓄積ノードの内外周壁の表面に、キャパシタ用絶縁薄膜
層およびキャパシタ用セルプレート層を積層してあるＤ
ＲＡＭなどの半導体装置が開発されている。このような
開発中のＤＲＡＭの要部断面図を図７に示す。

【０００３】図７に示すＤＲＡＭでは、半導体基板２に
おけるセル領域Ａに、メモリセルを構成するためのＭＯ
Ｓトランジスタを二次元アレイ状に配列するために、ゲ
ート電極としてのワード線４およびビット線６が形成し
てあり、層間絶縁膜層８を介して各メモリセルに対応す
るキャパシタ１０が形成してある。半導体基板２の表面
に形成してあるＭＯＳトランジスタを構成するためのソ
ース・ドレイン領域とキャパシタ１０とは、層間絶縁膜
層８に形成してあるコンタクトホール内の接続プラグ１
２により接続してある。

【０００４】開発中のキャパシタ１０は、有底円筒状の
キャパシタ用蓄積ノード１４を有し、このキャパシタ用
蓄積ノード１４の内外周壁表面に、キャパシタ用絶縁薄
膜層１６およびキャパシタ用セルプレート層１８を積層
させてある。すなわち、円筒状の蓄積ノード１４、絶縁
薄膜層１６およびセルプレート層１８が各キャパシタ１
０を構成している。

【０００５】このようなキャパシタ１０では、円筒状の
蓄積ノード１４の内外周壁表面に電荷を蓄積することが
できるので、少ない占有面積でキャパシタ容量の増大を
図ることができる。したがって、このキャパシタ１０
は、ＤＲＡＭメモリセルの縮小および高密度化に有効で
ある。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うなキャパシタ１０を有するＤＲＡＭなどの半導体装置
では、図７に示すように、メモリセル領域Ａと、このメ
モリセル領域Ａの周囲に形成される周辺回路形成用の非
メモリセル領域Ｂとの境界において、セルプレート１８
の表面に段差１９が形成されると言う問題点を有してい
る。段差１９がセルプレート１８に形成されると、この
段差１９の存在により露光時の焦点深度が合わなくな
り、セルプレート１８上に形成される金属配線層などの
パターン不良などが生じるおそれがある。

【０００７】また、各メモリセルに対応するキャパシタ
１０間の狭い隙間に、セルプレート層１８を埋め込み成
膜する際に、ボイド２０が発生し易いという問題点も有
している。このボイド２０が原因で半導体装置の信頼性
を低下させるおそれがある。

【０００８】本発明は、このような実状に鑑みてなさ
れ、筒状のキャパシタ用蓄積ノードを所定のパターンで
形成してあるセル領域と蓄積ノードが形成されていない
非セル領域との境界で、セルプレート層の表面に段差が
形成されず、セルプレート層の上側に形成される配線な
どにパターン不良などが発生せず、また、セルプレート
層内部にボイドなどが発生し難く、信頼性の高い半導体
装置およびその製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、層間絶縁膜層の表面に所定
のパターンでキャパシタ用凹部が形成してあり、この凹
部内に、キャパシタ用蓄積ノードがそれぞれ設置してあ
り、上記凹部の内周壁表面と、筒状のキャパシタ用蓄積
ノードの外周壁表面との間に、テーパ状溝が形成してあ
り、キャパシタ用蓄積ノードがそれぞれ凹部内に設置し
てある層間絶縁膜層の表面に、キャパシタ用絶縁薄膜層
およびキャパシタ用セルプレート層が、上記テーパ溝内
に入り込むように積層してある。

【００１０】また、本発明の半導体装置の製造方法は、
層間絶縁膜層の表面に、キャパシタの配列に対応した所
定のパターンでキャパシタ用凹部を形成する工程と、こ
のキャパシタ用凹部が形成してある層間絶縁膜層の表面
に、上記キャパシタ用凹部の内周壁表面にもダメージ層
が生じるように、ダメージ層形成用のイオン注入を行う
工程と、上記凹部内に、筒状のキャパシタ用蓄積ノード
を形成する工程と、上記ダメージ層形成用のイオン注入
が行われた層間絶縁膜層の表面をエッチングすることに
より、キャパシタ用蓄積ノードの外周壁面と上記凹部の
内周壁面との間に、テーパ状の溝を形成する工程と、キ
ャパシタ用蓄積ノードがそれぞれ凹部内に形成してある
層間絶縁膜層の表面に、キャパシタ用絶縁薄膜層および
キャパシタ用セルプレート層を、上記テーパ状溝内に入
り込むように積層する工程とを有する。

【００１１】

【作用】本発明の半導体装置およびその製造方法では、
キャパシタを構成するための蓄積ノードに対応して、層
間絶縁膜層にキャパシタ用凹部を形成し、この凹部内部
にキャパシタ用蓄積ノードを埋め込むように形成するこ
とから、キャパシタが形成されるセル領域とキャパシタ
が形成されない非セル領域との境界で、層間絶縁膜層の
表面にキャパシタ用絶縁薄膜層を介して積層されるキャ
パシタ用セルプレート層の表面に段差が生じることはな
くなる。また、キャパシタ用蓄積ノードの外周壁表面と
キャパシタ用凹部の内周壁表面との間には、テーパ状溝
が形成してあることから、この溝内には、キャパシタ用
絶縁薄膜層を介してキャパシタ用セルプレートが良好に
堆積して形成することができる。したがって、セルプレ
ート層内にボイドなどが発生することを極力防止でき
る。なお、上述したようなテーパ状溝は、キャパシタ用
凹部が層間絶縁膜層に形成された後に、層間絶縁膜層の
凹部の内周壁面にダメージ層形成用のイオン注入を行
い、その後の工程でダメージ層をエッチングするなどの
方法により、容易に成形することができる。ダメージ層
形成のためのイオン注入は、キャパシタ用凹部が形成さ
れた層間絶縁膜の表面にキャパシタ用蓄積ノードを形成
するための蓄積ノード形成用薄膜層が形成された後、あ
るいはこの蓄積ノード形成用薄膜層を所定のパターンに
エッチングして蓄積ノードを形成した後であっても良
い。

【００１２】

【実施例】以下、本発明を図面に示す実施例に基づき詳
細に説明する。図１，２は本発明の一実施例に係る半導
体装置の製造過程を示す要部概略断面図、図３，４は本
発明の他の実施例に係る半導体装置の製造過程を示す要
部概略断面図、図５，６は本発明のさらにその他の実施
例に係る半導体装置の製造過程を示す要部概略断面図で
ある。

【００１３】図１，２に示す実施例の半導体装置２２
は、ＤＲＡＭであり、図２（Ｆ）に示すように、セル領
域Ａに位置する半導体基板２４の表面に、ゲート電極と
してのワード線２６がゲート絶縁膜層２７を介して所定
のパターンで積層してあり、各メモリセルを構成するた
めのＭＯＳトランジスタが二次元アレイ状に配列してあ
る。各メモリセルを構成するＭＯＳトランジスタのソー
ス・ドレイン領域は、半導体基板２４の表面に形成して
あり、ビット線２８またはキャパシタ３０に接続するよ
うになっている。半導体基板２４は、特に限定されない
が、たとえば単結晶シリコンで構成される。また、ワー
ド線２６も特に限定されないが、たとえばポリシリコン
で構成される。さらに、ビット線２８も特に限定されな
いが、たとえばポリシリコンで構成される。

【００１４】キャパシタ３０は、半導体基板２４の表面
に積層してある層間絶縁膜層３２上に形成してある。こ
のキャパシタ３０と、半導体基板２４の表面に形成して
あるソース・ドレイン領域とは、層間絶縁膜層３２に形
成してあるコンタクトホール３４内に埋め込まれている
接続プラグ３６を介して接続されるようになっている。
層間絶縁膜層３２は、特に限定されないが、たとえばＣ
ＶＤ法で成膜される酸化シリコン層あるいは窒化シリコ
ン層などで構成される。また、接続プラグ３６も特に限
定されないが、たとえばポリシリコン層で構成される。

【００１５】各メモリセルに対応するキャパシタ３０
は、有底円筒状のキャパシタ用蓄積ノード３８と、この
キャパシタ用蓄積ノード３８の内外周壁表面および底部
に積層されるキャパシタ用絶縁薄膜層４０と、この絶縁
薄膜層４０の表面に積層されるキャパシタ用セルプレー
ト層４２とで構成される。蓄積ノード３８は、特に限定
されないが、たとえばＣＶＤ法で成膜されるポリシリコ
ンで構成される。絶縁薄膜層４０も特に限定されない
が、たとえばＣＶＤ法により成膜される酸化シリコン薄
膜、窒化シリコン薄膜あるいはこれらの積層膜などで構
成される。セルプレート層４２も特に限定されず、たと
えばＣＶＤ法により成膜されるポリシリコン層などで構
成される。キャパシタ３０の製造方法については後述す
る。

【００１６】本実施例では、キャパシタ３０は、層間絶
縁膜層３２の表面に所定のパターンで形成してあるキャ
パシタ用凹部４４の内部に埋め込まれるように形成して
ある。各キャパシタ用凹部４４には、この凹部４４の内
周壁表面と円筒状のキャパシタ用蓄積ノード３８の外周
壁表面との間にテーパ状溝４６が形成されるように、テ
ーパ状傾斜面が形成してある。テーパ状溝４６は、深さ
方向に漸次幅狭となっていることから、この溝４６内に
は、キャパシタ用絶縁薄膜層４０とキャパシタ用セルプ
レート層４２とが良好に堆積されることが可能であり、
内部にボイドなどが発生することを防止できる。

【００１７】このような本実施例の半導体装置２２で
は、キャパシタ３０を構成するための円筒状の蓄積ノー
ド３８に対応して、層間絶縁膜層３２にキャパシタ用凹
部４４を形成し、この凹部４４内部にキャパシタ用蓄積
ノード３８を埋め込むように形成してあることから、キ
ャパシタ３０が形成されるセル領域Ａとキャパシタが形
成されない非セル領域Ｂとの境界で、キャパシタ用プレ
ート層４２の表面に段差が生じることはなくなる。した
がって、その上に配線される金属配線のパターニング不
良などがなくなる。

【００１８】次に、本実施例の半導体装置２２の製造方
法の一例を、図１，２に基づき説明する。図１（Ａ）に
示すように、まず、単結晶シリコンなどで構成された半
導体基板２４を準備し、この半導体基板２４の表面に素
子分離用段差２５を形成すると共に、ゲート絶縁膜層２
７を成膜し、ポリシリコン層などで構成されるワード線
２６およびビット線２８を、ＣＶＤ法により成膜する。
さらに、酸化シリコン層などで構成される下部層間絶縁
膜層３２ａをＣＶＤ法で成膜し、この下部層間絶縁膜層
３２ａにコンタクトホール３４を明け、この内部に、ポ
リシリコン層で構成される接続プラグ３６を堆積させ
る。

【００１９】次に、同図（Ｂ）に示すように、下部層間
絶縁膜層３２ａの上部に、酸化シリコン層などで構成さ
れる上部層間絶縁膜層３２ｂをＣＶＤ法で成膜する。下
部絶縁膜層３２ａと上部絶縁膜層３２ｂとで、層間絶縁
膜層３２が構成される。上部絶縁膜層３２ｂの膜厚は、
特に限定されないが、約１μｍ程度である。層間絶縁膜
層３２の表面は、蓄積ノード３８を形成するためのマス
クパターンの反転パターンでエッチングされ、キャパシ
タ用凹部４４が所定のパターンで形成される。キャパシ
タ用凹部４４の底部では、接続プラグ３６の上端が露出
するようになっている。キャパシタ用凹部４４を層間絶
縁膜層３２の表面に所定のパターンで形成した後には、
絶縁膜層３２の表面に、ダメージ層形成用のイオン注入
が行われる。

【００２０】このイオン注入に際しては、斜回転イオン
注入法が採用される。斜回転イオン注入法では、半導体
基板２４を回転しながら、斜め方向からイオン注入を行
う。この斜回転イオン注入法により、キャパシタ用凹部
４４の内周壁表面にもダメージ層が生じる。ダメージ層
形成用のイオン注入により注入される不純物イオンの種
類は特に限定されず、後述するフッ酸処理のエッチング
速度を加速するようなダメージ層を形成する不純物イオ
ンであれば何でもよい。このような不純物イオンとして
は、たとえばリンあるいはボロンなどが用いられる。キ
ャパシタ用凹部４４の内周壁表面にダメージ層を形成す
ることで、後述するような工程で図２（Ｅ），（Ｆ）に
示すようなテーパ状溝４６が得られる。

【００２１】次に、図１（Ｃ）に示すように、キャパシ
タ用凹部４４が形成してある層間絶縁膜層３２の表面
に、後工程で蓄積ノード３８となるポリシリコン層３８
ａを成膜すると共に、レジスト層５０をコーティングす
る。

【００２２】次に、図２（Ｄ）に示すように、レジスト
層５０およびポリシリコン層３８ａを順次エッチバック
することにより、キャパシタ用凹部４４の内部に、有底
円筒状の蓄積ノード３８を形成する。次に、同図（Ｅ）
に示すように、層間絶縁膜層３２の表面全面にフッ酸処
理を施す。このフッ酸処理により、酸化シリコン層で構
成された層間絶縁膜層３２の表面におけるダメージ層部
分が選択的に加速エッチングされ、蓄積ノード３８の外
周壁が露出する。この際、フッ酸処理による酸化シリコ
ン層から成る層間絶縁膜層３２のエッチング速度は、図
１（Ｂ）の工程でイオン注入された不純物の濃度勾配に
従い表面に近いほど速くなるので、キャパシタ用凹部４
４の内周壁表面と蓄積ノード３８の外周壁表面との間に
は、テーパ状溝４６が形成される。なお、ダメージ層形
成用の斜回転イオン注入工程は、図１（Ｂ）に示すよう
に、キャパシタ用凹部４４が形成された直後に行うこと
なく、図１（Ｃ）に示すポリシリコン層３８ａが形成さ
れた直後、あるいは図２（Ｄ）に示す蓄積ノード３８が
形成された直後などの時期でも良く、その時期は、フッ
酸処理工程の前であれば、特に限定されない。

【００２３】次に、同図（Ｆ）に示すように、たとえば
酸化シリコン薄膜層で構成されるキャパシタ用絶縁薄膜
層４６と、ポリシリコン層などで構成されるキャパシタ
用セルプレート層４２とを、層間絶縁膜層３２の表面全
面にＣＶＤ法により堆積させる。すると、円筒状の蓄積
ノード３８の外周壁表面および内周壁表面は、絶縁薄膜
層４６およびセルプレート層４２で埋め込まれる。この
際、セル領域Ａと非セル領域Ｂとの境界で、従来のよう
な段差が形成されることはない。また、蓄積ノード３８
の外周壁表面とキャパシタ用凹部４４の内周壁表面との
隙間には、テーパ状溝４６が形成してあるため、この溝
４６内には、絶縁薄膜層４６およびセルプレート層４２
が良好に埋め込まれ、内部にボイドなどが発生すること
はない。

【００２４】次に、本発明の他の実施例に係る半導体装
置の製造方法について、図３，４に基づき説明する。図
３，４に示す実施例は、本発明に係るＳＯＩ構造を採用
したＤＲＡＭを製造する方法の一例を示している。図３
（Ａ）に示すように、単結晶シリコンなどで構成された
半導体基板２４の表面に、所定のパターンで素子分離用
段差２５を形成し、その表面に下部層間絶縁膜層３２ａ
を形成する。層間絶縁膜層３２ａには、所定のパターン
でコンタクトホール３４を開口し、この内部に接続プラ
グ３６を埋め込み形成する。

【００２５】次に、同図（Ｂ）に示すように、下部層間
絶縁膜層３２ａの上部に、酸化シリコン層などで構成さ
れる上部層間絶縁膜層３２ｂをＣＶＤ法で成膜する。下
部絶縁膜層３２ａと上部絶縁膜層３２ｂとで、層間絶縁
膜層３２が構成される。上部絶縁膜層３２ｂの膜厚は、
特に限定されないが、約１μｍ程度である。層間絶縁膜
層３２の表面は、蓄積ノード３８を形成するためのマス
クパターンの反転パターンでエッチングされ、キャパシ
タ用凹部４４が所定のパターンで形成される。キャパシ
タ用凹部４４の底部では、接続プラグ３６の上端が露出
するようになっている。キャパシタ用凹部４４を層間絶
縁膜層３２の表面に所定のパターンで形成した後には、
絶縁膜層３２の表面に、ダメージ層形成用の斜回転イオ
ン注入が行われる。斜回転イオン注入法により、キャパ
シタ用凹部４４の内周壁表面にもダメージ層が生じる。

【００２６】次に、図１（Ｃ）および図２（Ｄ）に示す
実施例と同様な手段で、図３（Ｃ）に示すように、キャ
パシタ用凹部４４内に円筒状の蓄積ノード３８を形成す
る。また、図２（Ｅ）に示す実施例と同様な手段で、図
３（Ｄ）に示すように、キャパシタ用凹部４４の内周壁
表面と蓄積ノード３８の外周壁表面との間に、テーパ状
溝４６を形成する。

【００２７】次に、図４（Ｄ）に示すように、たとえば
酸化シリコン薄膜層で構成されるキャパシタ用絶縁薄膜
層４６と、ポリシリコン層などで構成されるキャパシタ
用セルプレート層４２とを、層間絶縁膜層３２の表面全
面にＣＶＤ法により堆積させる。すると、円筒状の蓄積
ノード３８の外周壁表面および内周壁表面は、絶縁薄膜
層４６およびセルプレート層４２で埋め込まれる。ＣＶ
Ｄ法により堆積されるセルプレート層４２の膜厚は特に
限定されないが、たとえば５μｍ程度であり、その後表
面を完全に平坦化するため、ポリシング加工され、膜厚
が約３μｍ程度になる。平坦化されたセルプレート層４
２の表面には、たとえばシリコンウエハなどで構成され
る支持基板６０が熱接着などで張り合わされる。

【００２８】本実施例では、セルプレート層４２の表面
に従来のような段差が形成されることはないので、ポリ
シング加工による平坦化が十分となり、支持基板６０の
張り合わせが良好に行える。

【００２９】次に、本実施例では、図４（Ｅ）に示すよ
うに、支持基板６０側を下向きとし、シリコン基板で構
成される半導体基板２４を裏面から、素子分離用段差２
５をストッパとして、この段差２５により分離される所
定パターンの薄膜状半導体層２４ａを残すように研削す
る。そして、図４（Ｆ）に示すように、半導体層２４ａ
の表面に、ゲート絶縁膜層２７、ゲート電極としてのワ
ード線２６ａ、ビット線２８ａおよび層間絶縁膜層６２
を成膜してＤＲＡＭなどの半導体装置３０ａを形成す
る。

【００３０】図５，６は、本発明のさらにその他の実施
例を示し、二重以上の多重円筒状の蓄積ノード２８Ａを
形成するための製造例を示している。なお、図中の符号
は、図１，２に示す実施例と同等な部材には、同一符号
を付し、その説明は一部省略してある。図５，６に示す
ように、多重円筒状の蓄積ノード２８Ａを形成するに
は、まず、図５（Ａ）に示すように、キャパシタ用凹部
４４を形成し、斜回転イオン注入を行った後、図５
（Ｂ）に示すように、外側の円筒となるポリシリコン層
３８ａを形成する。そして、キャパシタ用凹部４４の内
周壁に相当するポリシリコン層３８ａの内周壁に、たと
えば酸化シリコンなどの絶縁物で構成してあるサイドウ
ォール７０を形成し、その上から、同図（Ｃ）に示すよ
うに、内側の円筒となるポリシリコン層３８ｂを積層さ
せる。

【００３１】次に、図６（Ｄ）に示すように、キャパシ
タ用凹部４４内の二重円筒状のポリシリコン層から成る
蓄積ノード２８Ａのみが残るように、ポリシリコン層２
８ａ，２８ｂおよびサイドウォール７０をエッチングす
れば、二重円筒状の蓄積ノード２８Ａを得ることができ
る。三重以上の蓄積ノードを形成する場合も同様であ
る。次に、同図（Ｅ）に示すように、キャパシタ用凹部
４４内にテーパ状溝４６を形成し、図１，２に示す実施
例と同様にしてキャパシタ用絶縁薄膜層およびセルプレ
ート層を成膜すれば、多重円筒状の蓄積ノードを有する
キャパシタ容量の大きいＤＲＡＭを形成することができ
る。

【００３２】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、キャパシタ用蓄積ノードの形状
は、円筒状に限定されず、楕円筒形状、多角筒形状ある
いはその他の形状であってもよい。

【００３３】

【発明の効果】以上説明してきたように、本発明によれ
ば、キャパシタ用蓄積ノードを筒状に成形してあるの
で、少ない占有面積で大きなキャパシタ容量を得ること
ができる。したがって、このような蓄積ノードを有する
キャパシタは、高集積度化ＤＲＡＭ用メモリセルのキャ
パシタとして好適に用いることができる。また、本発明
によれば、キャパシタを構成するための蓄積ノードに対
応して、層間絶縁膜層にキャパシタ用凹部を形成し、こ
の凹部内部にキャパシタ用蓄積ノードを埋め込むように
形成することから、キャパシタが形成されるセル領域と
キャパシタが形成されないセル領域との境界で、層間絶
縁膜層の表面にキャパシタ用絶縁薄膜層を介して積層さ
れるキャパシタ用セルプレート層の表面に段差が生じる
ことはなくなる。したがって、セルプレートの上層側に
形成される金属配線などのパターン不良などが発生し難
くなり、配線形成などの作業が容易になる。また、キャ
パシタ用蓄積ノードの外周壁表面とキャパシタ用凹部の
内周壁表面との間には、テーパ状溝が形成してあること
から、この溝内には、キャパシタ用絶縁薄膜層を介して
キャパシタ用セルプレートが良好に堆積して形成するこ
とができる。したがって、セルプレート層内にボイドな
どが発生することを極力防止できる。その結果、半導体
装置の信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の製造過程
を示す要部概略断面図である。

【図２】同実施例に係る半導体装置の製造過程を示す要
部概略断面図である。

【図３】本発明の他の実施例に係る半導体装置の製造過
程を示す要部概略断面図である。

【図４】同実施例に係る半導体装置の製造過程を示す要
部概略断面図である。

【図５】本発明のさらにその他の実施例に係る半導体装
置の製造過程を示す要部概略断面図である。

【図６】同実施例に係る半導体装置の製造過程を示す要
部概略断面図である。

【図７】従来例に係る半導体装置の要部概略断面図であ
る。

【符号の説明】

２２…半導体装置 ２４…半導体基板 ３０…キャパシタ ３２…層間絶縁膜層 ３４…コンタクトホール ３６…接続プラグ ３８，３８Ａ…蓄積ノード ４０…キャパシタ用絶縁薄膜層 ４２…セルプレート層 ４４…キャパシタ用凹部 ４６…テーパ状溝 Ａ…セル領域 Ｂ…非セル領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 層間絶縁膜層の一方の表面に、筒状のキ
   ャパシタ用蓄積ノードが所定のパターンで配列された半
   導体装置であって、 上記層間絶縁膜層の表面に所定のパターンでキャパシタ
   用凹部が形成してあり、この凹部内に、上記キャパシタ
   用蓄積ノードがそれぞれ設置してあり、上記凹部の内周
   壁表面と、筒状のキャパシタ用蓄積ノードの外周壁表面
   との間に、テーパ状溝が形成してあり、キャパシタ用蓄
   積ノードがそれぞれ凹部内に設置してある層間絶縁膜層
   の表面に、キャパシタ用絶縁薄膜層およびキャパシタ用
   セルプレート層が、上記テーパ状溝内に入り込むように
   積層してある半導体装置。
2. 【請求項２】 上記層間絶縁膜層の他方の表面には、半
   導体層が所定のパターンで形成してあり、この半導体層
   と上記キャパシタ用蓄積ノードとは、層間絶縁膜層に形
   成してあるコンタクトホールを介して接続してあり、半
   導体層の上部には、ワード線およびビット線が形成して
   ある請求項１に記載の半導体装置。
3. 【請求項３】 層間絶縁膜層の一方の表面に、筒状のキ
   ャパシタ用蓄積ノードが所定のパターンで配列された半
   導体装置を製造する方法であって、 層間絶縁膜層の表面に、キャパシタの配列に対応した所
   定のパターンでキャパシタ用凹部を形成する工程と、 このキャパシタ用凹部が形成してある層間絶縁膜層の表
   面に、上記キャパシタ用凹部の内周壁表面にもダメージ
   層が生じるように、ダメージ層形成用のイオン注入を行
   う工程と、 上記凹部内に、筒状のキャパシタ用蓄積ノードを形成す
   る工程と、 上記ダメージ層形成用のイオン注入が行われた層間絶縁
   膜層の表面をエッチングすることにより、キャパシタ用
   蓄積ノードの外周壁面と上記凹部の内周壁面との間に、
   テーパ状溝を形成する工程と、 キャパシタ用蓄積ノードがそれぞれ凹部内に形成してあ
   る層間絶縁膜層の表面に、キャパシタ用絶縁薄膜層およ
   びキャパシタ用セルプレート層を、上記テーパ状溝内に
   入り込むように積層する工程とを有する半導体装置の製
   造方法。