JPS61274355A - Ｍｉｓ型半導体記憶装置 - Google Patents

Ｍｉｓ型半導体記憶装置

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JPS61274355A
JPS61274355A JP60115710A JP11571085A JPS61274355A JP S61274355 A JPS61274355 A JP S61274355A JP 60115710 A JP60115710 A JP 60115710A JP 11571085 A JP11571085 A JP 11571085A JP S61274355 A JPS61274355 A JP S61274355A
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JP
Japan
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groove
polycrystalline silicon
memory device
silicon substrate
semiconductor memory
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JP60115710A
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Kunio Nakamura
中村　邦雄
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NEC Corp
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NEC Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＩＳ型半導体記憶装置、特に１個のトランジ
スタ及び１個の容量よ構成る１トランジスタ型記憶装置
に関する。
〔従来の技術〕
絶縁ゲート型電界効果トランジスタを用いた記憶装置（
以下ＭＩＳｆｉ半導体記憶装置という）として今日、最
も広く用いられているものは、−個のトランジスタ及び
それに隣接して設けられた容量とによって構成されたい
わゆる１トランジスタ型記憶装置である。
近年、半導体装置の集積化の進展に伴い、素子の微細化
が要請されているが、１トランジスタ型記憶装置の微細
化に於°ては、情報判定の容易さ、放射線への耐性を維
持するために、記憶セルの容量値の減少は極力避けねば
ならない。
〔発明が解決しようとする問題点〕
このため、従来のＭＩＳ型半導体記憶装置に於ては、絶
縁膜の膜厚を薄くすることによって容量値の低下を抑え
ていたが、この方法も薄膜化に伴うピンホール密度の増
加、或いは、耐圧の低下などの欠点のために、必ずしも
充分な方法とは言えなかった。
本発明の目的は、上記欠点を除去し、容量値が低下する
ことがなく、しかも高密度化されたＭＩＳ型半導体記憶
装置を提供することＫある。
〔問題点を解決するための手段〕
本発明のＭＩＳ型半導体記憶装置は１個の絶縁ゲート型
電界効果トランジスタとそれに接続した容量を情報単位
とするＭＩＳ型半導体記憶装置であって、１２４に型半
導体基板内に＃Ｉ＃を形成しこの溝の底面の半導体基板
内に／導電型不純物を導入して対向する記憶セル間の絶
縁部とし、溝の内面に絶縁膜を形成し、溝の内部に導電
性物質を充てんして記憶セルの容ｔ＊ｍと・し、この容
量ｔ′＆上に絶縁膜を介してワード線電極を埋設した構
造としたものである。
〔実施例〕
次に、図面を参照しながら、本発明の一実施例について
説明する。
第１図及び第２図は本発明の一実施例の上面図及びん−
Ｎ′断面図である。
第１図及び第２図に於て、Ｐ型シリコン基板Ｗｌ内に隣
が形成され溝底部にはＰ型不純物が導入されて隣接セル
間の絶縁を行うＰ＋領域２を形成している。溝内面のシ
リコン基板１表面には絶縁膜３が形成され埋め込まれた
多結晶シリコンからなる容ｉｋ電極４と共に容量部を構
成している。更に絶縁膜６を介してワード線電極５が容
量電極４上に埋め込まれておシ、空げき部分には絶縁膜
６が充てんされている。シリコン基板１表面にはＮ型不
純物層７が形成され、コンタクト開口部１１を通じてビ
ット線８に連絡されている。
このように構成された本実施例においては、容量部及び
ワード線が溝中に形成されるため容量値ｔ−低下させる
ことなく高密度のＭＩＳ型半導体記憶装置が得られる。
尚第１図において、９は隣接セル間の記憶情報の漏洩を
防止するために設けられた深い溝であシ、容ｔｔ極等が
設けられた溝よシ深く設けられ、絶縁物で充てんされて
いるものである。
次にその製造方法について簡単に説明する。
第３図〜第５図は本発明の一実施例の工程断面図である
。まず第３図に示すように、深い溝９（図示せず）が堀
られ絶縁物が充てんされたＰ型シリコン基板１上に浅い
溝１ｏを形成したのら溝底にＰ型不純物を導入してＰ＋
領域２ｔ−形成する。
次に溝内面のシリコン基板１表面に薄い絶縁膜３を形成
したのら多結晶シリコン４ａを全面に被着し、溝内部を
完全に光てんする。
次に、第４図に示すようにエツチングにょシ、シリコン
基板１表面上の多結晶シリコン４ａｉ除去し多結晶シリ
コン４ａを溝内部のみに残存させ容量電極４を形成する
。この容１電極４の取シ出しはセル配列の端部で行う。
次に酸化膜６を形成して絶縁を行った後、再び多結晶シ
リコ７５　ａ’に被着する。
次に第５図に示すように反応性イオンエツチングによシ
リコン基板１表面及び溝底部の多結晶シリコン５ａを除
去し、溝側面にのみ多結晶シリコン５ａを残存させワー
ド線電極５とする。次にイオン注入によ＃）Ｎ型不純物
を導入しＮ型不純物層７を形成する。
以下絶縁膜６を被着し、コンタクト開口部１１を設け、
ビット線８を形成して第２図に示した構造のＭＩＳ型半
導体記憶装置が得られる。
向上記実施例においてはＰ型シリコン基板を用いた場合
について説明したが、Ｎ型シリコン基板を用いた場合で
あってもよいことは勿論である。
〔発明の効果〕
以上説明した様に、本発明によれば、容量部及びワード
線電極を溝内部に造シ込ひことにょシメそりセルの面積
を著しく減少したＭＩＳ型半導体記憶装置が得られるの
で記憶装置の大容量化に大きな効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明の一実施例の上面図及び断面
図、第３図〜第５図はその工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｐ＋
領域、３・・・・・・絶縁膜、４・・・・・・容量電極
、５・出・・ワード線電極、６・・・・・・絶縁膜、７
・・・・・・Ｎ型不純物層１，８・・・・・・ビット線
、９・・・・・・深い溝、１０・・・・・・浅い溝、１
１・・・・・・コンタクト開口部。 代理人　弁理士　　内　原　　　晋 宅１図 半２回 渣４−図

Claims (1)

    【特許請求の範囲】
  1. 　１個の絶縁ゲート型電界効果トランジスタとそれに接
    続した容量を情報単位とするＭＩＳ型半導体記憶装置に
    於て、１導電型半導体基板内に溝を形成し、該溝の底面
    の前記半導体基板内に１導電型不純物を導入して対向す
    る記憶セル間の絶縁部とし、前記溝の内面に絶縁膜を形
    成し、該溝の内部に導電性物質を充てんして記憶セルの
    容量電極とし、該容量電極上に絶縁膜を介してワード線
    電極が埋設されていることを特徴とするＭＩＳ型半導体
    記憶装置。
JP60115710A 1985-05-29 1985-05-29 Ｍｉｓ型半導体記憶装置 Expired - Lifetime JPH0680805B2 (ja)

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