JPS61295654A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61295654A JPS61295654A JP60136922A JP13692285A JPS61295654A JP S61295654 A JPS61295654 A JP S61295654A JP 60136922 A JP60136922 A JP 60136922A JP 13692285 A JP13692285 A JP 13692285A JP S61295654 A JPS61295654 A JP S61295654A
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- insulating film
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- semiconductor memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、高密度に集積し得るＭＯ８Ｗの半導体記憶
装置に関する。
装置に関する。
（従来の技術）
第５図は従来のトランジスターダイナミック型のＭＯ３
型半導体記憶装置の例を示す断面図である。この第５図
において、半導体基材６の表面に、ソース会ドレイン３
、トランスファゲート絶縁膜５、トランス７アゲート電
極４よシなるトランジスタと、キャパシタゲート絶縁膜
７、キャパシタゲート電極８よりなるキャパシタおよび
フィールド酸化膜９、およびチャンネルストップ不純物
拡散領域１０よすなる素子分離領域を平面的に配置ｄし
、その上に中間絶縁膜２を形成し、金属による配線１を
行って、構成されている。
型半導体記憶装置の例を示す断面図である。この第５図
において、半導体基材６の表面に、ソース会ドレイン３
、トランスファゲート絶縁膜５、トランス７アゲート電
極４よシなるトランジスタと、キャパシタゲート絶縁膜
７、キャパシタゲート電極８よりなるキャパシタおよび
フィールド酸化膜９、およびチャンネルストップ不純物
拡散領域１０よすなる素子分離領域を平面的に配置ｄし
、その上に中間絶縁膜２を形成し、金属による配線１を
行って、構成されている。
また、その製造方法においては、トランジスタ・キャノ
にシタ素子分離領域のそれぞれを平面上に配置するため
に、ホトリソグラフィによる平面上の区域分けを行うも
のがあった。
にシタ素子分離領域のそれぞれを平面上に配置するため
に、ホトリソグラフィによる平面上の区域分けを行うも
のがあった。
（発明が解決しようとする問題点）
しかしながら、上記従来のＭＯ８型半導体記憶装置の構
造では、集積度を向上させる際に、キヤ、ｅシタの容量
に下限があるなど、機能的制限による面積縮小の限度が
あり、また、ホトリングラフィ時の誤差に対する余裕な
どの必要もあった、また、その製造方法においては、そ
のホ） ＩＪングラフイによる区域分けが不可欠であっ
た。
造では、集積度を向上させる際に、キヤ、ｅシタの容量
に下限があるなど、機能的制限による面積縮小の限度が
あり、また、ホトリングラフィ時の誤差に対する余裕な
どの必要もあった、また、その製造方法においては、そ
のホ） ＩＪングラフイによる区域分けが不可欠であっ
た。
そこで、たとえば、特公昭５８−１２７３９号公報に示
されるように、キヤパシタの容量を増大すべく、いわゆ
るトレンチセルが発明されるに及んでいる。
されるように、キヤパシタの容量を増大すべく、いわゆ
るトレンチセルが発明されるに及んでいる。
しかしながら、これは、キャパシタンスの増大には効果
があるものの、集積度向上には必ずしも十分ではなかっ
た。
があるものの、集積度向上には必ずしも十分ではなかっ
た。
この発明は、前記従来技術がもっている問題点のうち、
ホトリソグラフィによる区域分けが必要な点と、集積度
向上に関して不十分な点について解決した半導体記憶装
置を提供するものである。
ホトリソグラフィによる区域分けが必要な点と、集積度
向上に関して不十分な点について解決した半導体記憶装
置を提供するものである。
（問題点を解決するための手段）
この発明は、半導体記憶装置において、半導体基板に溝
を形成し、この溝の側壁にＭＯ８型半導体記憶装置を垂
直に形成したものである。
を形成し、この溝の側壁にＭＯ８型半導体記憶装置を垂
直に形成したものである。
（作 用）
この発明は、以上のように半導体記憶装置を構成したの
で、トランジスタとキヤパシタが垂直方向に位置し、結
線部と素子分離領域の二つの部分のみが面積縮小を抑制
し、集積度向上阻害要因となるのみとなり、したがって
、前記問題点を解決できる。
で、トランジスタとキヤパシタが垂直方向に位置し、結
線部と素子分離領域の二つの部分のみが面積縮小を抑制
し、集積度向上阻害要因となるのみとなり、したがって
、前記問題点を解決できる。
（実施例）
以下、この発明の半導体記憶装置の実施例について図面
に基づき説明する。第１図はその一実施例の構成を示す
断面図である。この第１図において、第５図と同一部分
には同一符号が付されており、半導体基板６に掘られた
溝の側壁に従来のＭＯ８Ｍ半導体記憶装置と等価な構造
の半導体記憶装置が垂直に構成されている。
に基づき説明する。第１図はその一実施例の構成を示す
断面図である。この第１図において、第５図と同一部分
には同一符号が付されており、半導体基板６に掘られた
溝の側壁に従来のＭＯ８Ｍ半導体記憶装置と等価な構造
の半導体記憶装置が垂直に構成されている。
この第１図において、個々の具体的な構成の説明は後に
述べる製造工程により明らかになるものであシ、第２図
ないし第４図を併用して説明することにする。
述べる製造工程により明らかになるものであシ、第２図
ないし第４図を併用して説明することにする。
第２図（＆）はこの発明の半導体記憶装置の平面図であ
シ、第２図（ｂ）は第２図（ａ）のａ ａＺ線の断面
図、第２図（ｃ）は第２図（ａ）のｂ −ｂ’線の断面
図である。
シ、第２図（ｂ）は第２図（ａ）のａ ａＺ線の断面
図、第２図（ｃ）は第２図（ａ）のｂ −ｂ’線の断面
図である。
まず、第１図および第２図（ａ）ないし第２図（ｃ）に
おいて、６は半導体基材であり、４は導電性ポリシリコ
ンによるトランス７アゲート電極、１１は金属配線によ
る結線部、３はソース・ドレイン、９はフィールド酸化
膜である。
おいて、６は半導体基材であり、４は導電性ポリシリコ
ンによるトランス７アゲート電極、１１は金属配線によ
る結線部、３はソース・ドレイン、９はフィールド酸化
膜である。
この半導体基材６は図からも明らかなように、溝を格子
状に掘ることにより、柱状となシ、その上面形状は図示
の実施例では、正方形であるが、長方形、円形のいずれ
であってもよい。
状に掘ることにより、柱状となシ、その上面形状は図示
の実施例では、正方形であるが、長方形、円形のいずれ
であってもよい。
この柱状の半導体基材６の配列は、縦方向間隔をｔ、横
方向間隔をＷ、トランスファゲート電極厚をＴとすると
、Ｔ＜ｔ＜２Ｔ、３Ｔ＜Ｗの関係をもっている。
方向間隔をＷ、トランスファゲート電極厚をＴとすると
、Ｔ＜ｔ＜２Ｔ、３Ｔ＜Ｗの関係をもっている。
このように、柱状の半導体基材６の配列関係が異なるた
め、トランス７アゲート電極４が第２図（ｂ）において
は、柱状の半導体基材６間で分離されてお９、また、第
２図（ｃ）では分離されていない。
め、トランス７アゲート電極４が第２図（ｂ）において
は、柱状の半導体基材６間で分離されてお９、また、第
２図（ｃ）では分離されていない。
次に、第３図（ａ）ないし第３図（ｄ）により、製造工
程を説明する。通常、半導体基材６に溝を掘る場合、半
導体基材６上にＣＶＤ法によｐ Ｓｉｎ、を成長させ、
次に、ホトリングラフィの手法を用いて５ｉ０２ｔパタ
ーニングし、フィールド酸化膜９を形成し、そのＳｉｎ
、をマスクとして、半導体基材６のエツチングが行われ
る。
程を説明する。通常、半導体基材６に溝を掘る場合、半
導体基材６上にＣＶＤ法によｐ Ｓｉｎ、を成長させ、
次に、ホトリングラフィの手法を用いて５ｉ０２ｔパタ
ーニングし、フィールド酸化膜９を形成し、そのＳｉｎ
、をマスクとして、半導体基材６のエツチングが行われ
る。
この後、チャンネルストップ不純物をイオン注入法によ
り拡散し、チャンネルストップ不純物拡散領域１０を形
成し、減圧ＣＶＤ法によるＳｌｑを柱状の半導体基材６
の最大間隔の半分から３分の２の厚さに成長させ、異方
性エツチングによジ、エッチパックすることで、溝底部
にｓｉｏ、を堆積させる。
り拡散し、チャンネルストップ不純物拡散領域１０を形
成し、減圧ＣＶＤ法によるＳｌｑを柱状の半導体基材６
の最大間隔の半分から３分の２の厚さに成長させ、異方
性エツチングによジ、エッチパックすることで、溝底部
にｓｉｏ、を堆積させる。
その後、第３図（ｂ）に示すように、キャノ９シタゲ−
ト絶縁膜７を熱酸化などにより形成して、伝導性のある
ポリシリコンを柱状半導体基材６の最大間隔の半分から
３分の２の厚さに氏長さぜ、異方性エツチングによりエ
ッチパンクしてキャパシタゲート電極８を形成する。
ト絶縁膜７を熱酸化などにより形成して、伝導性のある
ポリシリコンを柱状半導体基材６の最大間隔の半分から
３分の２の厚さに氏長さぜ、異方性エツチングによりエ
ッチパンクしてキャパシタゲート電極８を形成する。
その後、第３図＜ｃ）に示すようＫ、ポリシリコンと半
導体基材６の酸化膜成長速度の差が大きい条件で、熱酸
化することにより、ポリシリコン表面に眉間絶縁膜１２
を半導体基材６の表面にトランスファゲート絶縁膜５を
形成し、最小間隔の半分から３分の２の厚さに伝導性の
あるポリシリコンを成長させ、トランスファゲート電極
４を形成する。
導体基材６の酸化膜成長速度の差が大きい条件で、熱酸
化することにより、ポリシリコン表面に眉間絶縁膜１２
を半導体基材６の表面にトランスファゲート絶縁膜５を
形成し、最小間隔の半分から３分の２の厚さに伝導性の
あるポリシリコンを成長させ、トランスファゲート電極
４を形成する。
この第３図（ｃ）は第２図（ａ）のａ −ａ’線の断面
方向に描かれているが、第２図のｂ −ｂ’線の断面方
間に描いたのがｉｉｉ！３図（ｄ）である。この第３図
（ｄ）の状態に異方性エツチングを行い、第３図（ｃ）
における柱状の半導体基材６間のトランス７アゲート電
極４を分離し、その後、中間絶縁膜２、金属による配線
１ｔ−行うと、第２図（ｂ）、第２図（ｃ）に示す構造
となる。
方向に描かれているが、第２図のｂ −ｂ’線の断面方
間に描いたのがｉｉｉ！３図（ｄ）である。この第３図
（ｄ）の状態に異方性エツチングを行い、第３図（ｃ）
における柱状の半導体基材６間のトランス７アゲート電
極４を分離し、その後、中間絶縁膜２、金属による配線
１ｔ−行うと、第２図（ｂ）、第２図（ｃ）に示す構造
となる。
この第３図（ｃ）、第３図（ｄ）の状態において、異方
性エツチングを行い、柱状の半導体基材６の間隔の差に
よｐ、第３図（ｄ）でのトランスファゲート電極４が柱
状の半導体基材６間で分離されず、第３図（ｃ）におけ
るトランス７アゲート電極４が柱状の半導体基材６で分
離されるのを第４図で示している。
性エツチングを行い、柱状の半導体基材６の間隔の差に
よｐ、第３図（ｄ）でのトランスファゲート電極４が柱
状の半導体基材６間で分離されず、第３図（ｃ）におけ
るトランス７アゲート電極４が柱状の半導体基材６で分
離されるのを第４図で示している。
この第４図（ａ）では、幅の異なる二つの溝をもつ柱状
の半導体基材６上に狭い方の溝幅の半分の厚さにポリシ
リコンを成長させてトランスファゲート電極４を形成し
ている。
の半導体基材６上に狭い方の溝幅の半分の厚さにポリシ
リコンを成長させてトランスファゲート電極４を形成し
ている。
この第４図（ａ）より明らかなように、狭い方の溝はポ
リシリコンが充填されているのに対して、広い方の溝で
は、半導体基材６の表面に均一な厚みでポリシリコン膜
が成長じている。
リシリコンが充填されているのに対して、広い方の溝で
は、半導体基材６の表面に均一な厚みでポリシリコン膜
が成長じている。
このため、最も溝の底面に近いポリシリコンの表面位置
は、狭い溝においては、溝開口部付近にあるのに対して
、広い溝においては、ポリシリコン膜厚の分の高さしか
ない。
は、狭い溝においては、溝開口部付近にあるのに対して
、広い溝においては、ポリシリコン膜厚の分の高さしか
ない。
したがって、この状態に異方性エツチングを行うと、第
４図（ｂ）のように、狭い方の溝にはポリシリコンが充
填され、広い溝では、底面のポリシリコンは除去され、
広い方の溝の壁面にポリシリコンが付着した状態となる
。
４図（ｂ）のように、狭い方の溝にはポリシリコンが充
填され、広い溝では、底面のポリシリコンは除去され、
広い方の溝の壁面にポリシリコンが付着した状態となる
。
このような半導体基材６の溝幅、ポリシリコン膜厚、異
方性エツチングの関係を用いて、トランス７アゲート電
極材料を用いて配線を行う。
方性エツチングの関係を用いて、トランス７アゲート電
極材料を用いて配線を行う。
（発明の効果）
以上詳細に説明したようにこの発明によれば、半導体基
材に溝を形成し、この溝の側壁に従来のＭＯ８型半導体
記憶装置と等価な半導体記憶装置を形成するようにした
ので、集積度向上の際の面積縮小の制限は金属の配線と
の結線部と素子分離領域の二つの要素のみとなり、集積
度をより向上させることができる。
材に溝を形成し、この溝の側壁に従来のＭＯ８型半導体
記憶装置と等価な半導体記憶装置を形成するようにした
ので、集積度向上の際の面積縮小の制限は金属の配線と
の結線部と素子分離領域の二つの要素のみとなり、集積
度をより向上させることができる。
また、溝形成と金属の配線を除くすべての工程を自己整
合的に形成するため、ホトリングラフィの工程が減少し
、したがって、簡便に半導体８６憶装置を形成できる。
合的に形成するため、ホトリングラフィの工程が減少し
、したがって、簡便に半導体８６憶装置を形成できる。
第１図はこの発明の半導体記憶装置の一実施例の構成を
示す断面図、第２図（幻はこの発明の半導体記憶装置の
平面図、第２図（ｂ）は第２図（ａＪのａ−ａ′線の部
分の断面図、第２図（ｃ）は第２図（ａ）のｂ−ｂ′線
の部分の断面図、第３図（ａ）ないし第３図（ｄ）はこ
の発明の半導体記憶装置の製造工程を説明するための図
、第４図（ＪＬ）ｔ４↓輸４図山）はこの発明の半導体
記憶装置におけるトランスファゲート電極を形成するポ
リシリコンの溝の幅の相違による異方性エツチングを説
明するための図、巣５図は従来のＭＯ８型半導体記憶装
置の構成を示す断面図である。 １・・・配線、２・・・中間絶縁膜、３・・ソース・ド
レイン、４・・・トランスファゲート電極、５・・・ト
ランスファゲート絶縁膜、６・・・半導体基材、７・・
・キヤパシタゲート絶縁膜、８・・・キャパシタゲート
電極、９・・・フィールド酸化膜、１０・・・チャンネ
ルストップ不純物拡散領域、１１・・・結線部、１２・
・・層間絶縁膜。 二の発明の手導脅喀己小すの断面口 第１図 第２因（０） 第 ２ 区（ｃ）
示す断面図、第２図（幻はこの発明の半導体記憶装置の
平面図、第２図（ｂ）は第２図（ａＪのａ−ａ′線の部
分の断面図、第２図（ｃ）は第２図（ａ）のｂ−ｂ′線
の部分の断面図、第３図（ａ）ないし第３図（ｄ）はこ
の発明の半導体記憶装置の製造工程を説明するための図
、第４図（ＪＬ）ｔ４↓輸４図山）はこの発明の半導体
記憶装置におけるトランスファゲート電極を形成するポ
リシリコンの溝の幅の相違による異方性エツチングを説
明するための図、巣５図は従来のＭＯ８型半導体記憶装
置の構成を示す断面図である。 １・・・配線、２・・・中間絶縁膜、３・・ソース・ド
レイン、４・・・トランスファゲート電極、５・・・ト
ランスファゲート絶縁膜、６・・・半導体基材、７・・
・キヤパシタゲート絶縁膜、８・・・キャパシタゲート
電極、９・・・フィールド酸化膜、１０・・・チャンネ
ルストップ不純物拡散領域、１１・・・結線部、１２・
・・層間絶縁膜。 二の発明の手導脅喀己小すの断面口 第１図 第２因（０） 第 ２ 区（ｃ）
Claims (2)
- （１）（ａ）溝を格子状に形成することにより得られた
柱状の半導体基材の側壁にキャパシタゲート絶縁膜を介
してキャパシタゲート電極を形成することにより得られ
たキヤパシタと、 （ｂ）このキヤパシタ上に層間絶縁膜を介して上記半導
体基材の上部に形成されたトランスファゲート絶縁膜と
、 （ｃ）このトランスファゲート絶縁膜の外周面に形成さ
れたトランスファゲート電極と、 （ｄ）上記半導体基材上に形成されたソース・ドレイン
と、 （ｅ）このソース・ドレインに接続され中間絶縁膜を介
して形成された金属の配線と、 よりなる半導体記憶装置。 - （２）溝の間隔およびトランスファゲート電極の厚さを
制御することによりトランスファゲート電極材料を任意
の方向に分離して配線として用いることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136922A JPH0682799B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136922A JPH0682799B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295654A true JPS61295654A (ja) | 1986-12-26 |
| JPH0682799B2 JPH0682799B2 (ja) | 1994-10-19 |
Family
ID=15186709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136922A Expired - Lifetime JPH0682799B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682799B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62238660A (ja) * | 1986-04-09 | 1987-10-19 | Sony Corp | 半導体メモリ装置 |
| JPS62296545A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6351668A (ja) * | 1986-08-21 | 1988-03-04 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS63119565A (ja) * | 1986-11-07 | 1988-05-24 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4977436A (en) * | 1988-07-25 | 1990-12-11 | Motorola, Inc. | High density DRAM |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636164U (ja) * | 1979-08-27 | 1981-04-07 | ||
| JPS5919366A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS60152056A (ja) * | 1984-01-20 | 1985-08-10 | Hitachi Ltd | 半導体記憶装置 |
| JPS61269363A (ja) * | 1985-05-24 | 1986-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61274355A (ja) * | 1985-05-29 | 1986-12-04 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
-
1985
- 1985-06-25 JP JP60136922A patent/JPH0682799B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636164U (ja) * | 1979-08-27 | 1981-04-07 | ||
| JPS5919366A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS60152056A (ja) * | 1984-01-20 | 1985-08-10 | Hitachi Ltd | 半導体記憶装置 |
| JPS61269363A (ja) * | 1985-05-24 | 1986-11-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61274355A (ja) * | 1985-05-29 | 1986-12-04 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62238660A (ja) * | 1986-04-09 | 1987-10-19 | Sony Corp | 半導体メモリ装置 |
| JPS62296545A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6351668A (ja) * | 1986-08-21 | 1988-03-04 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS63119565A (ja) * | 1986-11-07 | 1988-05-24 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4977436A (en) * | 1988-07-25 | 1990-12-11 | Motorola, Inc. | High density DRAM |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682799B2 (ja) | 1994-10-19 |
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