JPH0682799B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0682799B2 JPH0682799B2 JP60136922A JP13692285A JPH0682799B2 JP H0682799 B2 JPH0682799 B2 JP H0682799B2 JP 60136922 A JP60136922 A JP 60136922A JP 13692285 A JP13692285 A JP 13692285A JP H0682799 B2 JPH0682799 B2 JP H0682799B2
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- memory device
- semiconductor memory
- transfer gate
- film thickness
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、高密度に集積し得るMOS型の半導体記憶装
置に関する。
置に関する。
（従来の技術） 第５図は従来のトランジスタ・ダイナミック型のMOS型
半導体記憶装置の例を示す断面図である。この第５図に
おいて、半導体基材６の表面に、ソース・ドレイン３、
トランスフアゲート絶縁膜５、トランスフアゲート電極
４よりなるトランジスタと、キヤパシタゲート絶縁膜
７、キヤパシタゲート電極８よりなるキヤパシタおよび
フイールド酸化膜９、およびチヤンネルストツプ不純物
拡散領域10よりなる素子分離領域を平面的に配置し、そ
の上に中間絶縁膜２を形成し、金属による配線１を行つ
て、構成されている。
半導体記憶装置の例を示す断面図である。この第５図に
おいて、半導体基材６の表面に、ソース・ドレイン３、
トランスフアゲート絶縁膜５、トランスフアゲート電極
４よりなるトランジスタと、キヤパシタゲート絶縁膜
７、キヤパシタゲート電極８よりなるキヤパシタおよび
フイールド酸化膜９、およびチヤンネルストツプ不純物
拡散領域10よりなる素子分離領域を平面的に配置し、そ
の上に中間絶縁膜２を形成し、金属による配線１を行つ
て、構成されている。
また、その製造方法においては、トランジスタ・キヤパ
シタ素子分離領域のそれぞれを平面上に配置するため
に、ホトリソグラフイによる平面上の区域分けを行うも
のがあつた。
シタ素子分離領域のそれぞれを平面上に配置するため
に、ホトリソグラフイによる平面上の区域分けを行うも
のがあつた。
（発明が解決しようとする問題点） しかしながら、上記従来のMOS型半導体記憶装置の構造
では、集積度を向上させる際に、キヤパシタの容量に下
限があるなど、機能的制限による面積縮小の限度があ
り、また、ホトリソグラフイ時の誤差に対する余裕など
の必要もあつた。
では、集積度を向上させる際に、キヤパシタの容量に下
限があるなど、機能的制限による面積縮小の限度があ
り、また、ホトリソグラフイ時の誤差に対する余裕など
の必要もあつた。
また、その製造方法においては、そのホトリソグラフイ
による区域分けが不可欠であつた。
による区域分けが不可欠であつた。
そこで、たとえば、特公昭58-12739号公報に示されるよ
うに、キヤパシタの容量を増大すべく、いわゆるトレン
チセルが発明されるに及んでいる。
うに、キヤパシタの容量を増大すべく、いわゆるトレン
チセルが発明されるに及んでいる。
しかしながら、これは、キヤパシタンスの増大には効果
があるものの、集積度向上には必ずしも十分ではなかつ
た。
があるものの、集積度向上には必ずしも十分ではなかつ
た。
この発明は、前記従来技術がもつている問題点のうち、
ホトリソグラフイによる区域分けが必要な点と、集積度
向上に関して不十分な点について解決した半導体記憶装
置を提供するものである。
ホトリソグラフイによる区域分けが必要な点と、集積度
向上に関して不十分な点について解決した半導体記憶装
置を提供するものである。
（問題点を解決するための手段） この発明は、半導体記憶装置において、半導体基板に溝
を形成し、この溝の側壁にMOS型半導体記憶装置を垂直
に形成したものである。
を形成し、この溝の側壁にMOS型半導体記憶装置を垂直
に形成したものである。
（作用） この発明は、以上のように半導体記憶装置を構成したの
で、トランジスタとキヤパシタが垂直方向に位置し、結
線部と素子分離領域の二つの部分のみが面積縮小を抑制
し、集積度向上阻害要因となるのみとなり、したがっ
て、前記問題点を解決できる。
で、トランジスタとキヤパシタが垂直方向に位置し、結
線部と素子分離領域の二つの部分のみが面積縮小を抑制
し、集積度向上阻害要因となるのみとなり、したがっ
て、前記問題点を解決できる。
（実施例） 以下、この発明の半導体記憶装置の実施例について図面
に基づき説明する。第１図はその一実施例の構成を示す
断面図である。この第１図において、第５図と同一部分
には同一符号が付されており、半導体基板６に掘られた
溝の側壁に従来のMOS型半導体記憶装置と等価な構造の
半導体記憶装置が垂直に構成されている。
に基づき説明する。第１図はその一実施例の構成を示す
断面図である。この第１図において、第５図と同一部分
には同一符号が付されており、半導体基板６に掘られた
溝の側壁に従来のMOS型半導体記憶装置と等価な構造の
半導体記憶装置が垂直に構成されている。
この第１図において、個々の具体的な構成の説明は後に
述べる製造工程により明らかになるものであり、第２図
ないし第４図を併用して説明することにする。
述べる製造工程により明らかになるものであり、第２図
ないし第４図を併用して説明することにする。
第２図（ａ）はこの発明の半導体記憶装置の平面図であ
り、第２図（ｂ）は第２図の（ａ）a-a′線の断面図、
第２図（ｃ）は第２図（ａ）のb-b′線の断面図であ
る。
り、第２図（ｂ）は第２図の（ａ）a-a′線の断面図、
第２図（ｃ）は第２図（ａ）のb-b′線の断面図であ
る。
まず、第１図および第２図（ａ）ないし第２図（ｃ）に
おいて、６は柱状の半導体基材であり、８はこの柱状基
材６周囲の溝内に設けられ、前記柱状基材６の下部から
中間部の側面とキヤパシタゲート絶縁膜７を挾んで対向
する面をもつキヤパシタゲート電極である。また、４
は、トランスフアゲート絶縁膜５および前記電極８表面
の層間絶縁膜12（第１図では図示せず）により前記電極
８および柱状基材６と絶縁され、柱状基材６の側面上部
を囲むように設けられたトランスフアゲート電極であ
る。また、９はフイールド酸化膜、10はチヤンネルスト
ップ不純物拡散領域、３はソース・ドレイン、２は中間
絶縁膜、１は配線である。
おいて、６は柱状の半導体基材であり、８はこの柱状基
材６周囲の溝内に設けられ、前記柱状基材６の下部から
中間部の側面とキヤパシタゲート絶縁膜７を挾んで対向
する面をもつキヤパシタゲート電極である。また、４
は、トランスフアゲート絶縁膜５および前記電極８表面
の層間絶縁膜12（第１図では図示せず）により前記電極
８および柱状基材６と絶縁され、柱状基材６の側面上部
を囲むように設けられたトランスフアゲート電極であ
る。また、９はフイールド酸化膜、10はチヤンネルスト
ップ不純物拡散領域、３はソース・ドレイン、２は中間
絶縁膜、１は配線である。
半導体基板６は図からも明らかなように、溝を格子状に
掘る（第１溝と第２溝を行列状に掘る）ことにより、柱
状となり、その上面形状は図示の実施例では、正方形で
あるが、長方形、円形のいずれであつてもよい。
掘る（第１溝と第２溝を行列状に掘る）ことにより、柱
状となり、その上面形状は図示の実施例では、正方形で
あるが、長方形、円形のいずれであつてもよい。
この柱状の半導体基板６の配列は、縦方向間隔（第２溝
幅）をｌ、横方向間隔（第１溝幅）をｗ、トランスフア
ゲート電極厚をＴとすると、Ｔ＜ｌ＜2T＜、3T＜Ｗの関
係をもつている。
幅）をｌ、横方向間隔（第１溝幅）をｗ、トランスフア
ゲート電極厚をＴとすると、Ｔ＜ｌ＜2T＜、3T＜Ｗの関
係をもつている。
このように、柱状の半導体基板６の配列関係が異なるた
め、トランスフアゲート電極４が第２図（ｂ）において
は、柱状の半導体基板６間で分離されており、また、第
２図（ｃ）では分離されていない。
め、トランスフアゲート電極４が第２図（ｂ）において
は、柱状の半導体基板６間で分離されており、また、第
２図（ｃ）では分離されていない。
次に、第３図（ａ）ないし第３図（ｄ）により、製造工
程を説明する。通常、半導体基材６に溝を掘る場合、半
導体基材６上にCVD法によりSiO2を成長させ、次に、ホ
トリソグラフイの手法を用いてSiO2をパターニングし、
そのSiO2をマスクとして、半導体基材６のエツチングが
行われる。
程を説明する。通常、半導体基材６に溝を掘る場合、半
導体基材６上にCVD法によりSiO2を成長させ、次に、ホ
トリソグラフイの手法を用いてSiO2をパターニングし、
そのSiO2をマスクとして、半導体基材６のエツチングが
行われる。
この後、チヤンネルストツプ不純物をイオン注入法によ
り拡散し、チヤンネルストツプ不純物拡散領域10を形成
し、減圧CVD法によるSiO2を柱状の半導体基材６の最大
間隔の半分から３分の２の厚さに成長させ、異方性エツ
チングにより、エツチバツクすることで、溝底部にSiO2
（フイールド酸化膜）９を堆積させる。
り拡散し、チヤンネルストツプ不純物拡散領域10を形成
し、減圧CVD法によるSiO2を柱状の半導体基材６の最大
間隔の半分から３分の２の厚さに成長させ、異方性エツ
チングにより、エツチバツクすることで、溝底部にSiO2
（フイールド酸化膜）９を堆積させる。
その後、第３図（ｂ）に示すように、キヤパシタゲート
絶縁膜７を熱酸化などにより形成して、伝導性のあるポ
リシリコンを柱状半導体基材６の最大間隔の半分から３
分の２の厚さに成長させ、異方性エツチングによりエツ
チバツクしてキヤパシタゲート電極８を形成する。
絶縁膜７を熱酸化などにより形成して、伝導性のあるポ
リシリコンを柱状半導体基材６の最大間隔の半分から３
分の２の厚さに成長させ、異方性エツチングによりエツ
チバツクしてキヤパシタゲート電極８を形成する。
その後、第３図（ｃ）に示すように、ポリシリコンと半
導体基材６の酸化膜成長速度の差が大きい条件で、熱酸
化することにより、ポリシリコン表面に層間絶縁膜12を
半導体基材６の表面にトランスフアゲート絶縁膜５を形
成し、最小間隔の半分から３分の２の厚さに伝導性のあ
るポリシリコンを成長させ、トランスフアゲート電極４
を形成する。
導体基材６の酸化膜成長速度の差が大きい条件で、熱酸
化することにより、ポリシリコン表面に層間絶縁膜12を
半導体基材６の表面にトランスフアゲート絶縁膜５を形
成し、最小間隔の半分から３分の２の厚さに伝導性のあ
るポリシリコンを成長させ、トランスフアゲート電極４
を形成する。
この第３図（ｃ）は第２図（ａ）のa-a′線の断面方向
に描かれているが、第２図のb-b′線の断面方向に描い
たのが第３図（ｃ），（ｄ）である。この第３図（ｄ）
の状態に異方性エツチングを行い、第３図（ｃ）におけ
る柱状の半導体基材６間のトランスフアゲート電極４を
分離し、その後、中間絶縁膜２、金属による配線１を行
うと、第２図（ｂ）、第２図（ｃ）に示す構造となる。
に描かれているが、第２図のb-b′線の断面方向に描い
たのが第３図（ｃ），（ｄ）である。この第３図（ｄ）
の状態に異方性エツチングを行い、第３図（ｃ）におけ
る柱状の半導体基材６間のトランスフアゲート電極４を
分離し、その後、中間絶縁膜２、金属による配線１を行
うと、第２図（ｂ）、第２図（ｃ）に示す構造となる。
第３図（ｃ）、第３図（ｄ）の状態において、異方性エ
ツチングを行い、柱状の半導体基材６の間隔の差によ
り、第３図（ｄ）でのトランスフアゲート電極４が柱状
の半導体基材６間で分離されず、第３図（ｃ）における
トランスフアゲート電極４が柱状の半導体基材６で分離
されるのを第４図で示している。
ツチングを行い、柱状の半導体基材６の間隔の差によ
り、第３図（ｄ）でのトランスフアゲート電極４が柱状
の半導体基材６間で分離されず、第３図（ｃ）における
トランスフアゲート電極４が柱状の半導体基材６で分離
されるのを第４図で示している。
この第４図（ａ）では、幅の異なる二つの溝をもつ柱状
の半導体基材６上に狭い方の溝幅の半分の厚さにポリシ
リコンを成長させてトランスフアゲート電極４を形成し
ている。
の半導体基材６上に狭い方の溝幅の半分の厚さにポリシ
リコンを成長させてトランスフアゲート電極４を形成し
ている。
この第４図（ａ）より明らかなように、狭い方の溝はポ
リシリコンが充填されているのに対して、広い方の溝で
は、半導体基材６の表面に均一な厚みでポリシリコン膜
が成長している。
リシリコンが充填されているのに対して、広い方の溝で
は、半導体基材６の表面に均一な厚みでポリシリコン膜
が成長している。
このため、最も溝の底面に近いポリシリコンの表面位置
は、狭い溝においては、溝開口部付近にあるのに対し
て、広い溝においては、ポリシリコン膜厚の分の高さし
かない。
は、狭い溝においては、溝開口部付近にあるのに対し
て、広い溝においては、ポリシリコン膜厚の分の高さし
かない。
したがつて、この状態に異方性エツチングを行うと、第
４図（ｂ）のように、狭い方の溝にはポリシリコンが充
填され、広い溝では、底面のポリシリコンが除去され、
広い方の溝の壁面にポリシリコンが付着した状態とな
る。
４図（ｂ）のように、狭い方の溝にはポリシリコンが充
填され、広い溝では、底面のポリシリコンが除去され、
広い方の溝の壁面にポリシリコンが付着した状態とな
る。
このような半導体基板６の溝幅、ポリシリコン膜厚、異
方性エツチングの関係を用いて、トランスフアゲート電
極材料を用いて配線を行う。
方性エツチングの関係を用いて、トランスフアゲート電
極材料を用いて配線を行う。
（発明の効果） 以上詳細に説明したようにこの発明によれば、半導体基
材に溝を形成し、この溝の側壁に従来のMOS型半導体記
憶装置と等価な半導体記憶装置を形成するようにしたの
で、集積度向上の際の面積縮小の制限は金属の配線との
結線部と素子分離領域の二つの要素のみとなり、集積度
をより向上させることができる。
材に溝を形成し、この溝の側壁に従来のMOS型半導体記
憶装置と等価な半導体記憶装置を形成するようにしたの
で、集積度向上の際の面積縮小の制限は金属の配線との
結線部と素子分離領域の二つの要素のみとなり、集積度
をより向上させることができる。
また、溝形成と金属の配線を除くすべての工程を自己整
合的とし得るから、ホトリソグラフイの工程が減少し、
したがつて、簡便に半導体記憶装置を形成できる。特に
この発明によれば溝幅を利用してトランスフアゲート電
極間の接続と分離が容易となる。
合的とし得るから、ホトリソグラフイの工程が減少し、
したがつて、簡便に半導体記憶装置を形成できる。特に
この発明によれば溝幅を利用してトランスフアゲート電
極間の接続と分離が容易となる。
第１図はこの発明の半導体記憶装置の一実施例の構成を
示す断面図、第２図（ａ）はこの発明の半導体記憶装置
の平面図、第２図（ｂ）は第２図（ａ）のa-a′線の部
分の断面図、第２図（ｃ）は第２図（ａ）のb-b′線の
部分の断面図、第３図（ａ）ないし第３図（ｄ）はこの
発明の半導体記憶装置の製造工程を説明するための図、
第４図（ａ）ないし第４図（ｄ）はこの発明の半導体記
憶装置におけるトランスフアゲート電極を形成するポリ
シリコンの溝の幅の相違による異方性エツチングを説明
するための図、第５図は従来のMOS型半導体記憶装置の
構成を示す断面図である。 １……配線、２……中間絶縁膜、３……ソース・ドレイ
ン、４……トランスフアゲート電極、５……トランスフ
アゲート絶縁膜、６……半導体基材、７……キヤパシタ
ゲート絶縁膜、８……キヤパシタゲート電極、９……フ
イールド酸化膜、10……チヤンネルストツプ不純物拡散
領域、11……結線部、12……層間絶縁膜。
示す断面図、第２図（ａ）はこの発明の半導体記憶装置
の平面図、第２図（ｂ）は第２図（ａ）のa-a′線の部
分の断面図、第２図（ｃ）は第２図（ａ）のb-b′線の
部分の断面図、第３図（ａ）ないし第３図（ｄ）はこの
発明の半導体記憶装置の製造工程を説明するための図、
第４図（ａ）ないし第４図（ｄ）はこの発明の半導体記
憶装置におけるトランスフアゲート電極を形成するポリ
シリコンの溝の幅の相違による異方性エツチングを説明
するための図、第５図は従来のMOS型半導体記憶装置の
構成を示す断面図である。 １……配線、２……中間絶縁膜、３……ソース・ドレイ
ン、４……トランスフアゲート電極、５……トランスフ
アゲート絶縁膜、６……半導体基材、７……キヤパシタ
ゲート絶縁膜、８……キヤパシタゲート電極、９……フ
イールド酸化膜、10……チヤンネルストツプ不純物拡散
領域、11……結線部、12……層間絶縁膜。
Claims (2)
- 【請求項１】列方向に平行して延在する複数の第１溝
と、行方向に平行して延在する複数の第２溝とからなる
格子状溝によって分離された複数の柱状部を有する半導
体基体と、 前記格子状溝内に設けられ、前記柱状部の側面の下部か
ら中間部周囲に絶縁膜を介して対向する面を有する電極
部であって、前記柱状部の側面との間でキャパシタを形
成する前記電極部と、 前記電極部及び柱状部とは絶縁され、前記各柱状部側面
上部を囲むように形成された所定膜厚のトランスファゲ
ート電極とを有し、 前記第１溝の幅は、隣接するトランスファゲート電極間
がその所定膜厚により接続しないように広く、前記第２
溝の幅は、隣接するトランスファゲート電極間がその所
定膜厚により接続する狭さであり、トランスファゲート
が列方向に自己整合的に接続したことを特徴とした半導
体記憶装置。 - 【請求項２】前記第１溝の幅は、前記トランスファゲー
ト電極の前記所定膜厚の３倍より大きく、一方前記第２
溝の幅は、前記所定膜厚より大きく、その２倍より小さ
いことを特徴とした特許請求の範囲第１項記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136922A JPH0682799B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136922A JPH0682799B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295654A JPS61295654A (ja) | 1986-12-26 |
| JPH0682799B2 true JPH0682799B2 (ja) | 1994-10-19 |
Family
ID=15186709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136922A Expired - Lifetime JPH0682799B2 (ja) | 1985-06-25 | 1985-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682799B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62238660A (ja) * | 1986-04-09 | 1987-10-19 | Sony Corp | 半導体メモリ装置 |
| JPS62296545A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6351668A (ja) * | 1986-08-21 | 1988-03-04 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS63119565A (ja) * | 1986-11-07 | 1988-05-24 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4977436A (en) * | 1988-07-25 | 1990-12-11 | Motorola, Inc. | High density DRAM |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636164U (ja) * | 1979-08-27 | 1981-04-07 | ||
| JPS5919366A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体記憶装置 |
| JPH0648719B2 (ja) * | 1984-01-20 | 1994-06-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0793367B2 (ja) * | 1985-05-24 | 1995-10-09 | 日本電信電話株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0680805B2 (ja) * | 1985-05-29 | 1994-10-12 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
-
1985
- 1985-06-25 JP JP60136922A patent/JPH0682799B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61295654A (ja) | 1986-12-26 |
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|---|---|---|
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