JP2893554B2 - セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ - Google Patents
セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタInfo
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Description
【発明の詳細な説明】 発明の背景 発明の技術分野 この発明はトレンチ型トランジスタ（FETおよびバイ
ポーラの両方）に関し、より詳しくは、互いに交叉する
二つのトレンチの画するトランジスタセル角部にチャン
ネルを生じないように形成されパンチスルーを解消した
交叉トレンチによって画したトレンチ型DMOSトランジス
タに関する。
ポーラの両方）に関し、より詳しくは、互いに交叉する
二つのトレンチの画するトランジスタセル角部にチャン
ネルを生じないように形成されパンチスルーを解消した
交叉トレンチによって画したトレンチ型DMOSトランジス
タに関する。
従来技術の説明 周知のDMOSトランジスタは拡散を用いて能動トランジ
スタ領域を形成したMOSFETの一種である。トレンチ、す
なわち薄い酸化物層で覆われトランジスタのゲート構成
部分を形成する導電性多結晶シリコンで充填したトレン
チを基板内に備えるその種トランジスタを形成すること
は周知である。それらトランジスタは、通常、大電流ス
イッチング用など大電力用に用いられる。
スタ領域を形成したMOSFETの一種である。トレンチ、す
なわち薄い酸化物層で覆われトランジスタのゲート構成
部分を形成する導電性多結晶シリコンで充填したトレン
チを基板内に備えるその種トランジスタを形成すること
は周知である。それらトランジスタは、通常、大電流ス
イッチング用など大電力用に用いられる。
従来技術のトレンチ型DMOSトランジスタは多種多様の
トランジスタ領域、すなわちそれぞれ個別の拡散工程を
要する能動トランジスタ領域用のタブ領域、トランジス
タ本体領域、ソース領域、本体コンタクト領域などのト
ランジスタ領域を画するのに多数のマスク工程を要する
ので不利である。さらに追加のマスク工程でトランジス
タの酸化物層および多結晶シリコン部分を画する。これ
ら追加のマスク工程はいずれもマスク目合せを要し、そ
れだけ目合せ誤りを生ずる可能性があり、良品率を低下
させるので不利である。さらに、工程数が多くなり（温
度サイクルを含む）、イオン打込みしたイオンの一部が
そのために拡散して、拡散領域の横方向の範囲や深さを
変えてしまうので不都合である。
トランジスタ領域、すなわちそれぞれ個別の拡散工程を
要する能動トランジスタ領域用のタブ領域、トランジス
タ本体領域、ソース領域、本体コンタクト領域などのト
ランジスタ領域を画するのに多数のマスク工程を要する
ので不利である。さらに追加のマスク工程でトランジス
タの酸化物層および多結晶シリコン部分を画する。これ
ら追加のマスク工程はいずれもマスク目合せを要し、そ
れだけ目合せ誤りを生ずる可能性があり、良品率を低下
させるので不利である。さらに、工程数が多くなり（温
度サイクルを含む）、イオン打込みしたイオンの一部が
そのために拡散して、拡散領域の横方向の範囲や深さを
変えてしまうので不都合である。
トレンチ形成のための従来技術によるエッチング処理
はトレンチの側壁に損傷を与え、側壁酸化物膜厚に影響
を及ぼし、トランジスタの性能に悪影響を及ぼすので、
この点においても上記トランジスタは欠点を伴う。
はトレンチの側壁に損傷を与え、側壁酸化物膜厚に影響
を及ぼし、トランジスタの性能に悪影響を及ぼすので、
この点においても上記トランジスタは欠点を伴う。
従来技術による通常のトレンチ型トランジスタにおけ
るもう一つの重大な問題はパンチスルーである。パンチ
スルーはトランジスタのチャンネルを空乏化するゲート
制御可能な不都合な現象として周知である。パンチスル
ーは通常はトランジスタのチャンネル領域で電子雪崩降
伏の前に非破壊的な漏洩電流の形で起こる。トレンチ型
DMOSトランジスタでは、クローズセントランジスタの場
合のように二つのトレンチの交叉する角部でとくに降伏
を生じやすいのでパンチスルーがとくに問題になる。
るもう一つの重大な問題はパンチスルーである。パンチ
スルーはトランジスタのチャンネルを空乏化するゲート
制御可能な不都合な現象として周知である。パンチスル
ーは通常はトランジスタのチャンネル領域で電子雪崩降
伏の前に非破壊的な漏洩電流の形で起こる。トレンチ型
DMOSトランジスタでは、クローズセントランジスタの場
合のように二つのトレンチの交叉する角部でとくに降伏
を生じやすいのでパンチスルーがとくに問題になる。
パンチスルーが角部で起こりやすい理由は、（１）角
部では二次元方向の拡散のためにソースドーパントの濃
度が下がること、および（２）角部では湾曲のために電
界が強くなることである。
部では二次元方向の拡散のためにソースドーパントの濃
度が下がること、および（２）角部では湾曲のために電
界が強くなることである。
発明の概要 この発明によると、基板内でのトレンチ型DMOSトラン
ジスタの形成を、基板主表面上の二つのトレンチの交叉
するセル角部でソース領域がその角部に達しないように
し、それによってセル角部でのチャンネルの形成を防止
するように行う。その下に位置する本体領域はセル角部
で主表面に達するようにする。これによって、上述のパ
ンチスルーの問題が解消され、オン抵抗はごくわずかな
がら増加するものの信頼性が改善されることが見出され
た。
ジスタの形成を、基板主表面上の二つのトレンチの交叉
するセル角部でソース領域がその角部に達しないように
し、それによってセル角部でのチャンネルの形成を防止
するように行う。その下に位置する本体領域はセル角部
で主表面に達するようにする。これによって、上述のパ
ンチスルーの問題が解消され、オン抵抗はごくわずかな
がら増加するものの信頼性が改善されることが見出され
た。
したがって、この発明によるとドレイン−ソースパン
チスルー漏洩電流が最小に抑えられるので製品の良品率
が上がる。この発明は絶縁ゲートバイポーラトランジス
タなどトレンチ型のあらゆるマルチセントランジスタに
適用できる。この発明の典型的な適用例は六角形、正方
形または長方形のセルを有するクローズトセルトランジ
スタであるが、直線状セル端部を画するように二つのト
レンチが例えば垂直に交叉するオープン（直線状）セル
の角部にもこの発明は適用できる。この発明によると、
従来技術のものに比べて良品率が20％乃至30％改善さ
れ、一方、オン抵抗関係の性能の低下は従来技術のトラ
ンジスタに比べて数パーセント（５％以下）に留まるこ
とがわかった。このように、漏洩電流の低下（すなわ
ち、パンチスルーの減少）により総合特性は改善され
る。パンチスルー漏洩電流の減少は従来技術によるもの
との対比で1,000対１乃至10,000対１、すなわち従来技
術による場合のパンチスルー漏洩電流および１マイクロ
アンペアに対して、この発明による場合はおよそ１ナノ
アンペアである。
チスルー漏洩電流が最小に抑えられるので製品の良品率
が上がる。この発明は絶縁ゲートバイポーラトランジス
タなどトレンチ型のあらゆるマルチセントランジスタに
適用できる。この発明の典型的な適用例は六角形、正方
形または長方形のセルを有するクローズトセルトランジ
スタであるが、直線状セル端部を画するように二つのト
レンチが例えば垂直に交叉するオープン（直線状）セル
の角部にもこの発明は適用できる。この発明によると、
従来技術のものに比べて良品率が20％乃至30％改善さ
れ、一方、オン抵抗関係の性能の低下は従来技術のトラ
ンジスタに比べて数パーセント（５％以下）に留まるこ
とがわかった。このように、漏洩電流の低下（すなわ
ち、パンチスルーの減少）により総合特性は改善され
る。パンチスルー漏洩電流の減少は従来技術によるもの
との対比で1,000対１乃至10,000対１、すなわち従来技
術による場合のパンチスルー漏洩電流および１マイクロ
アンペアに対して、この発明による場合はおよそ１ナノ
アンペアである。
この発明によるトランジスタ構造を形成するためのプ
ロセスは、ソース／ドレイン領域の上側（平面図図示
部）配置形状の区画を、各トランジスタセルの角部すな
わち二つのトレンチの交叉点におけるソースドーパント
のイオン打込みを阻止するための追加のマスク工程によ
って行うこと以外は、大部分が慣用技術である。
ロセスは、ソース／ドレイン領域の上側（平面図図示
部）配置形状の区画を、各トランジスタセルの角部すな
わち二つのトレンチの交叉点におけるソースドーパント
のイオン打込みを阻止するための追加のマスク工程によ
って行うこと以外は、大部分が慣用技術である。
図面の簡単な説明 図１はこの発明によるトランジスタの一部の斜視図を
示す。
示す。
図２乃至図7aおよび図８乃至図13はこの発明によるト
ランジスタ（断面図で示す）の形成のための工程を示
す。
ランジスタ（断面図で示す）の形成のための工程を示
す。
図7bは図7aに示したプロセス工程の平面図を示す。
発明の詳細な説明 図１はこの発明によるマルチセルDMOSトレンチ型トラ
ンジスタの斜視図（断面図および平面図を組み合わせ
た）を示す。この図はその種のトランジスタの一部のい
くつかのセルを示している。また、トランジスタ基板と
それに関連する拡散領域だけをトレンチと併せて示して
いる。すなわち、上面を覆う絶縁層、ゲート構造および
導電性インターコネクトは簡略化のため図示を省略して
あり、これらは他の図面に示してある。
ンジスタの斜視図（断面図および平面図を組み合わせ
た）を示す。この図はその種のトランジスタの一部のい
くつかのセルを示している。また、トランジスタ基板と
それに関連する拡散領域だけをトレンチと併せて示して
いる。すなわち、上面を覆う絶縁層、ゲート構造および
導電性インターコネクトは簡略化のため図示を省略して
あり、これらは他の図面に示してある。
図１において、慣用のN+拡散した基板100の上にN-拡
散したエピタキシャル層104を形成する。エピタキシャ
ル層104の中に慣用技術のエッチングにより二つのトレ
ンチ124aおよび124b（例示）を後述のとおり形成する。
これらのトレンチ124a、124bの各々を覆う酸化物絶縁層
130を形成する。トレンチ124a、124bの各々を拡散ずみ
の多結晶シリコン構造体134d、134eでそれぞれ充填す
る。エピタキシャル層104の主表面は106で示す。トレン
チ124a、124bには追加のトレンチが直角に交叉してお
り、介在セルを区画する。これら隣接交叉トレンチ108
a、108bの端部には符号が付けてある。
散したエピタキシャル層104を形成する。エピタキシャ
ル層104の中に慣用技術のエッチングにより二つのトレ
ンチ124aおよび124b（例示）を後述のとおり形成する。
これらのトレンチ124a、124bの各々を覆う酸化物絶縁層
130を形成する。トレンチ124a、124bの各々を拡散ずみ
の多結晶シリコン構造体134d、134eでそれぞれ充填す
る。エピタキシャル層104の主表面は106で示す。トレン
チ124a、124bには追加のトレンチが直角に交叉してお
り、介在セルを区画する。これら隣接交叉トレンチ108
a、108bの端部には符号が付けてある。
図１には、上を覆うインターコネクトにより慣用技術
で後述のとおり電気的相互接続を施した１つのトランジ
スタの二つのセルが示してある。第１のセルはトレンチ
124a、Ｐ拡散した本体領域116a、N+拡散したソース領域
140aおよびP+拡散した深い本体領域138aを含む。（これ
ら領域の拡散のレベルおよび深さは詳細に後述する。）
第２のセルはＰ拡散した本体領域116b、N+拡散したソー
ス領域140b、140c、およびP+拡散した深い本体領域138b
を含む。第３のセルはＰ拡散した本体領域116c、N+拡散
したソース領域140d、およびP+拡散した深い本体領域13
8cを含む。
で後述のとおり電気的相互接続を施した１つのトランジ
スタの二つのセルが示してある。第１のセルはトレンチ
124a、Ｐ拡散した本体領域116a、N+拡散したソース領域
140aおよびP+拡散した深い本体領域138aを含む。（これ
ら領域の拡散のレベルおよび深さは詳細に後述する。）
第２のセルはＰ拡散した本体領域116b、N+拡散したソー
ス領域140b、140c、およびP+拡散した深い本体領域138b
を含む。第３のセルはＰ拡散した本体領域116c、N+拡散
したソース領域140d、およびP+拡散した深い本体領域13
8cを含む。
図１に示す構造はN+領域140a、140b、140c、および14
0dの形状（平面図および断面図の両方での）を除き大部
分が慣用技術によるものである。いずれの場合もこれら
領域の形成は、中央部のP+拡散の深い本体領域138a、13
8bに加えて、それら領域の角部で長方形の「切欠き」
部、すなわち下側の本体領域116a、116bおよび116cが基
板主表面106まで達するようにしそれによって各セルの
角部でのトレンチとのコンタクト形成を可能にする「切
欠き」部を併せて画するように行う。すなわち、図１の
平面図部分を示すとおり、各N+領域140a、140b、140c、
140dはＰ領域であるそれらの角部切欠きのために十文字
状の構造を画する。これに対して、従来技術において
は、各N+領域は（平面図および断面図の両方で）隣接ト
レンチの側まで延びている。すなわち、従来技術では平
面図で見たN+領域は正方形であって十文字状ではない。
同様に、断面図で見た従来技術では、N+領域の各々は関
連のトレンチまでずっと延びており、介在Ｐ領域116a、
116b、および116cによって互いに分離された領域ではな
い。
0dの形状（平面図および断面図の両方での）を除き大部
分が慣用技術によるものである。いずれの場合もこれら
領域の形成は、中央部のP+拡散の深い本体領域138a、13
8bに加えて、それら領域の角部で長方形の「切欠き」
部、すなわち下側の本体領域116a、116bおよび116cが基
板主表面106まで達するようにしそれによって各セルの
角部でのトレンチとのコンタクト形成を可能にする「切
欠き」部を併せて画するように行う。すなわち、図１の
平面図部分を示すとおり、各N+領域140a、140b、140c、
140dはＰ領域であるそれらの角部切欠きのために十文字
状の構造を画する。これに対して、従来技術において
は、各N+領域は（平面図および断面図の両方で）隣接ト
レンチの側まで延びている。すなわち、従来技術では平
面図で見たN+領域は正方形であって十文字状ではない。
同様に、断面図で見た従来技術では、N+領域の各々は関
連のトレンチまでずっと延びており、介在Ｐ領域116a、
116b、および116cによって互いに分離された領域ではな
い。
一つの実施例においては、寸法「ａ」および「ｂ」、
すなわち例えばN+領域140aの最近接部とトレンチ124aと
の間の間隔はそれぞれ１ミクロンである。これらの寸法
はプロセス許容限度で定まり、N+ソース領域がトレンチ
にできるだけ近接するもののトレンチ画部におけるトレ
ンチとの実際の接触はないのが望ましい。すなわち、他
の実施例では「ａ」および「ｂ」は１ミクロン以下であ
りそれ以上の場合もあり得る。寸法「ａ」および「ｂ」
はトランジスタのソース／ドレインオン抵抗を最小に抑
えるように最小にするのが望ましい。これら寸法「ａ」
「ｂ」が大きいほど、不都合なソース／ドレインオン抵
抗（RDSON）が大きくなる。
すなわち例えばN+領域140aの最近接部とトレンチ124aと
の間の間隔はそれぞれ１ミクロンである。これらの寸法
はプロセス許容限度で定まり、N+ソース領域がトレンチ
にできるだけ近接するもののトレンチ画部におけるトレ
ンチとの実際の接触はないのが望ましい。すなわち、他
の実施例では「ａ」および「ｂ」は１ミクロン以下であ
りそれ以上の場合もあり得る。寸法「ａ」および「ｂ」
はトランジスタのソース／ドレインオン抵抗を最小に抑
えるように最小にするのが望ましい。これら寸法「ａ」
「ｂ」が大きいほど、不都合なソース／ドレインオン抵
抗（RDSON）が大きくなる。
図１の寸法「ａ」および「ｂ」で画される切欠きの形
状は正方形（図１の場合のように）である必要はなく、
長方形、長円型、半円形などどんな形でもよい。寸法
「ａ」および「ｂ」はトレンチの臨界的寸法および目合
せ技術に左右されるが、これら寸法はできるだけ小さい
のが望ましい。
状は正方形（図１の場合のように）である必要はなく、
長方形、長円型、半円形などどんな形でもよい。寸法
「ａ」および「ｂ」はトレンチの臨界的寸法および目合
せ技術に左右されるが、これら寸法はできるだけ小さい
のが望ましい。
P+の深い本体領域138a、138b、138cは他の実施例では
Ｐ本体領域116a、116b、116cよりも浅い。P+の深い本体
領域はデバイスを頑丈にするためのものであるので除く
こともできる。
Ｐ本体領域116a、116b、116cよりも浅い。P+の深い本体
領域はデバイスを頑丈にするためのものであるので除く
こともできる。
トランジスタのドレイン電極は図１の下側にある基板
100の裏側表面（図示してない）に慣用技術のより形成
するものと理解されたい。
100の裏側表面（図示してない）に慣用技術のより形成
するものと理解されたい。
図２は図１に示したトレンチ型DMOS電界効果トランジ
スタの形成のための第１のプロセスを断面で示す。この
プロセスは例示であって、最終的なトランジスタ構造の
形成には他のプロセスも使えることを理解されたい。
スタの形成のための第１のプロセスを断面で示す。この
プロセスは例示であって、最終的なトランジスタ構造の
形成には他のプロセスも使えることを理解されたい。
慣用技術によりN+拡散された図１の基板100（図２に
は示してない）は基板表面上に成長させたN-拡散領域で
あるエピタキシャル層104を備える。エピタキシャル層1
04の膜厚は約５乃至10ミクロン（10-6m）である。
は示してない）は基板表面上に成長させたN-拡散領域で
あるエピタキシャル層104を備える。エピタキシャル層1
04の膜厚は約５乃至10ミクロン（10-6m）である。
エピタキシャル層104の主表面106は慣用技術により酸
化させて膜厚約１ミクロンの二酸化シリコン層110を形
成する。二酸化シリコン層110をフォトレジストおよび
マスクによる慣用技術でパターニングし、P+（深い本
体）領域138a、138b、138dを画する。（図１にはターミ
ネーション構造が示されていないので図２乃至図7aおよ
び図８乃至図13は図１に正確には対応しないことに注意
されたい。）P+打込み工程はホウ素をエネルギーレベル
60KEV、照射量２×101013乃至１×1016／cm2でイオン打
込みすることによって行う。ホウ素亜硝酸塩プロセスを
用いてホウ素を事前に堆積することもできる。これによ
って、慣用の拡散工程ののちP+拡散領域138a、138b、13
8dが形成される。（領域138dはトランジスタターミネー
ション構造の一部であるので機能的には深い本体領域で
はない。）厚さ約0.5ミクロン（5000Å）の酸化物層112
も拡散の期間中に成長させる。P+の深い本体領域の最終
的な深さは1.5乃至3.5ミクロンである。
化させて膜厚約１ミクロンの二酸化シリコン層110を形
成する。二酸化シリコン層110をフォトレジストおよび
マスクによる慣用技術でパターニングし、P+（深い本
体）領域138a、138b、138dを画する。（図１にはターミ
ネーション構造が示されていないので図２乃至図7aおよ
び図８乃至図13は図１に正確には対応しないことに注意
されたい。）P+打込み工程はホウ素をエネルギーレベル
60KEV、照射量２×101013乃至１×1016／cm2でイオン打
込みすることによって行う。ホウ素亜硝酸塩プロセスを
用いてホウ素を事前に堆積することもできる。これによ
って、慣用の拡散工程ののちP+拡散領域138a、138b、13
8dが形成される。（領域138dはトランジスタターミネー
ション構造の一部であるので機能的には深い本体領域で
はない。）厚さ約0.5ミクロン（5000Å）の酸化物層112
も拡散の期間中に成長させる。P+の深い本体領域の最終
的な深さは1.5乃至3.5ミクロンである。
P+領域138dおよびその右側のトランジスタ構造部分全
体が集積回路ダイのターミネーション部分（エッジ）で
あり、右端の垂直線がダイスクライブ線であると理解さ
れたい。ここに開示するターミネーション構造は例示で
あって限定的ではない。
体が集積回路ダイのターミネーション部分（エッジ）で
あり、右端の垂直線がダイスクライブ線であると理解さ
れたい。ここに開示するターミネーション構造は例示で
あって限定的ではない。
図３において、能動領域マスク層の形成は主表面106
をフォトレジスト層で覆い、それを慣用技術によりマス
クを用いて露光およびパターニングし、能動部分マスク
部120a、120b、120cを図３に示すとおり残す。
をフォトレジスト層で覆い、それを慣用技術によりマス
クを用いて露光およびパターニングし、能動部分マスク
部120a、120b、120cを図３に示すとおり残す。
次に、図４に示すとおり、膜厚300Å（図示してな
い）の被覆酸化物層の成長のあと主表面106全体に低温
酸化物非拡散（LTO）層（図示してない）を堆積させ、L
TO層からのアウトディフュージョンを防ぐ。この低温酸
化物をパターニングして、トレンチ位置区画用のエッチ
マスクとして用いる。次にLTO層に慣用技術によりフォ
トレジストを用いて各々が通常幅0.5乃至1.5ミクロン、
間隔５乃至10ミクロン（中心線間）のトレンチ124a、12
4b位置区画用の開孔を形成する。次にこれらマスク開孔
を通じて反応性イオンエッチング（RIE）によりドライ
エッチを施し、トレンチ124a、124bを通常深さ1.5ミク
ロン（通常の深さの範囲は0.5乃至10ミクロン）まで形
成する。次にLTOマスクを緩衝酸化物エッチングで除去
する。被覆酸化物層の成長またはLTO層の成長を用いる
ことなく慣用のフォトレジストマスクを直接に形成して
トレンチ領域を画することもできる。プロセスは所望の
トレンチの深さおよびトレンチエッチング技法によって
定める。
い）の被覆酸化物層の成長のあと主表面106全体に低温
酸化物非拡散（LTO）層（図示してない）を堆積させ、L
TO層からのアウトディフュージョンを防ぐ。この低温酸
化物をパターニングして、トレンチ位置区画用のエッチ
マスクとして用いる。次にLTO層に慣用技術によりフォ
トレジストを用いて各々が通常幅0.5乃至1.5ミクロン、
間隔５乃至10ミクロン（中心線間）のトレンチ124a、12
4b位置区画用の開孔を形成する。次にこれらマスク開孔
を通じて反応性イオンエッチング（RIE）によりドライ
エッチを施し、トレンチ124a、124bを通常深さ1.5ミク
ロン（通常の深さの範囲は0.5乃至10ミクロン）まで形
成する。次にLTOマスクを緩衝酸化物エッチングで除去
する。被覆酸化物層の成長またはLTO層の成長を用いる
ことなく慣用のフォトレジストマスクを直接に形成して
トレンチ領域を画することもできる。プロセスは所望の
トレンチの深さおよびトレンチエッチング技法によって
定める。
次に各トレンチ124a、124bの側壁126を、薄いシリコ
ン層（厚さ約500Å乃至1000Å）の除去のための化学ド
ライエッチを用いて滑らかにする。上記薄い層の除去に
よって先行の反応性イオンエッチングに起因する損傷を
解消し、またこのエッチング工程によってトレンチの上
部および底部に丸みづけする。
ン層（厚さ約500Å乃至1000Å）の除去のための化学ド
ライエッチを用いて滑らかにする。上記薄い層の除去に
よって先行の反応性イオンエッチングに起因する損傷を
解消し、またこのエッチング工程によってトレンチの上
部および底部に丸みづけする。
次の酸化工程でトレンチ側壁126をさらに滑らかにす
る。酸化シリコン層（図示してない）をトレンチ側壁12
6に厚さ200Å乃至1000Åまで慣用技術の熱酸化により成
長させる。この酸化物層を緩衝酸化エッチまたはHFエッ
チにより除去してトレンチ側壁126をできるだけ滑らか
にする。
る。酸化シリコン層（図示してない）をトレンチ側壁12
6に厚さ200Å乃至1000Åまで慣用技術の熱酸化により成
長させる。この酸化物層を緩衝酸化エッチまたはHFエッ
チにより除去してトレンチ側壁126をできるだけ滑らか
にする。
次に、図４に示すとおり、トレンチ側壁126を覆い主
表面106を覆って延びるゲート酸化物層130を約100Å乃
至1000Åの厚さに成長させる。
表面106を覆って延びるゲート酸化物層130を約100Å乃
至1000Åの厚さに成長させる。
次に、図5aに示すとおり、トレンチ124a、124bを充填
する多結晶シリコン（ポリシリコン）の層を例えば厚さ
約1.5ミクロン（通常0.5乃至1.5ミクロンの範囲）まで
堆積させる。ポリシリコン層を平坦化したあと全面エッ
チングを施してポリシリコンの厚さを最適化し厚さ0.5
ミクロン（5000Å）だけを残す。すなわち、この全面エ
ッチングによりポリシリコンを厚さ１ミクロン（10000
Å）だけ除去する。
する多結晶シリコン（ポリシリコン）の層を例えば厚さ
約1.5ミクロン（通常0.5乃至1.5ミクロンの範囲）まで
堆積させる。ポリシリコン層を平坦化したあと全面エッ
チングを施してポリシリコンの厚さを最適化し厚さ0.5
ミクロン（5000Å）だけを残す。すなわち、この全面エ
ッチングによりポリシリコンを厚さ１ミクロン（10000
Å）だけ除去する。
次に多結晶シリコン層（Ｎチャンネルトランジスタ
用）に塩化リン（POCl3）を拡散させるかヒ素またはリ
ンをイオン打込みするかして約15乃至30オーム／スクウ
ェアの抵抗率をもたせる。この多結晶シリコン層をパタ
ーニングして上記構造134a、134b、134cおよびゲート電
極134d、134eを形成する。このパターニングにはフォト
レジストを用い、それを感光させてマスクパターンを形
成する。図４の右側の多結晶シリコン構造134a、134b、
134cはトランジスタのゲートコンタクトおよびターミネ
ーション部の一部である。
用）に塩化リン（POCl3）を拡散させるかヒ素またはリ
ンをイオン打込みするかして約15乃至30オーム／スクウ
ェアの抵抗率をもたせる。この多結晶シリコン層をパタ
ーニングして上記構造134a、134b、134cおよびゲート電
極134d、134eを形成する。このパターニングにはフォト
レジストを用い、それを感光させてマスクパターンを形
成する。図４の右側の多結晶シリコン構造134a、134b、
134cはトランジスタのゲートコンタクトおよびターミネ
ーション部の一部である。
図5bは図5aの多結晶シリコン構造134b部分の拡大図で
ある。この図には、三つの酸化物層126、112、110の厚
さに起因する多結晶シリコン構造134bの段階状部分が示
してある。この階段状部分は図10bだけに示してある
が、図６乃至図13の構成にも含まれる。
ある。この図には、三つの酸化物層126、112、110の厚
さに起因する多結晶シリコン構造134bの段階状部分が示
してある。この階段状部分は図10bだけに示してある
が、図６乃至図13の構成にも含まれる。
次に図６においてＰ本体領域116a、116bをイオン打込
みにより形成し拡散する。本体領域打込みマスクは用い
ない、すなわちこのＰ本体打込み領域116a、116bはウェ
ーハ全体を通じて一様である。本体マスクの代わりに、
先行工程で形成した活性マスク層120a、120bがターミネ
ーション領域へのＰ本体打込み層の拡散を防止する。
みにより形成し拡散する。本体領域打込みマスクは用い
ない、すなわちこのＰ本体打込み領域116a、116bはウェ
ーハ全体を通じて一様である。本体マスクの代わりに、
先行工程で形成した活性マスク層120a、120bがターミネ
ーション領域へのＰ本体打込み層の拡散を防止する。
Ｐ本体領域116a、116bにはホウ素を40乃至60KEV、照
射量２×1013乃至２×1014／cm2でイオン打込みする。
拡散のあと、Ｐ本体領域116a、116bの深さは約0.5乃至
2.0ミクロンになる。
射量２×1013乃至２×1014／cm2でイオン打込みする。
拡散のあと、Ｐ本体領域116a、116bの深さは約0.5乃至
2.0ミクロンになる。
次に図7aにおいて、パターニングしたマスク層142を
含む専用フォトレジストマスクプロセスを用いて、N+拡
散したソース領域140a、140b、140c、140d、140eをイオ
ン打込みにより形成する。すなわち、これら領域140a、
140b、140c、140d、140eはヒ素イオン打込みを80KEVで
照射量を通常５×1015乃至１×1016／cm2として行って
形成する。イオン打込みのあと、N+領域を深さ約0.2乃
至0.5ミクロンまで拡散させ、その後マスク層142を除去
する。
含む専用フォトレジストマスクプロセスを用いて、N+拡
散したソース領域140a、140b、140c、140d、140eをイオ
ン打込みにより形成する。すなわち、これら領域140a、
140b、140c、140d、140eはヒ素イオン打込みを80KEVで
照射量を通常５×1015乃至１×1016／cm2として行って
形成する。イオン打込みのあと、N+領域を深さ約0.2乃
至0.5ミクロンまで拡散させ、その後マスク層142を除去
する。
図２乃至図7aおよび図８乃至図11の断面図は図１のP+
領域138a、138bの中心を通る形で描いてあり、したがっ
てN+ソース領域の切欠き部形状は示してないことに注意
されたい。
領域138a、138bの中心を通る形で描いてあり、したがっ
てN+ソース領域の切欠き部形状は示してないことに注意
されたい。
図7bは図7aに示した工程の平面図を上記構造以外の部
分を含めて示す。図7bにはこのトランジスタの多数のセ
ルが示してある。しかし、図7aの右側部に示したターミ
ネーション構造は示してなく、代わりに、能動セルだ
け、すなわち図7aの左側部分だけが図7bに示してある。
すなわち、トレンチ124a、124b、追加のトレンチ124c、
および隣接セル列区画用のトレンチ124e、124f、124gお
よび124hが図7bには示してある。また、図１に示した交
叉トレンチ108a、108bおよび追加の交叉トレンチ108cも
示してある。これらトレンチは図示の正方形のセルをそ
れぞれ区画する。
分を含めて示す。図7bにはこのトランジスタの多数のセ
ルが示してある。しかし、図7aの右側部に示したターミ
ネーション構造は示してなく、代わりに、能動セルだ
け、すなわち図7aの左側部分だけが図7bに示してある。
すなわち、トレンチ124a、124b、追加のトレンチ124c、
および隣接セル列区画用のトレンチ124e、124f、124gお
よび124hが図7bには示してある。また、図１に示した交
叉トレンチ108a、108bおよび追加の交叉トレンチ108cも
示してある。これらトレンチは図示の正方形のセルをそ
れぞれ区画する。
図7bに示したもののうち重要なものはN+ソース領域の
横方向の範囲を画する図7aの阻止用マスク層142であ
る。この阻止用マスク層は図7bでは斜線を施した多数の
小さい長方形の領域として示してある。これら小さい長
方形領域、すなわち各セル中心の領域142a、142b、142c
はその下に位置するP+の深い本体の上面コンタクト領域
138a、138b、138cを画する。図7bの上側のセル列の対応
構造には符号を付けてないが上記と同一である。
横方向の範囲を画する図7aの阻止用マスク層142であ
る。この阻止用マスク層は図7bでは斜線を施した多数の
小さい長方形の領域として示してある。これら小さい長
方形領域、すなわち各セル中心の領域142a、142b、142c
はその下に位置するP+の深い本体の上面コンタクト領域
138a、138b、138cを画する。図7bの上側のセル列の対応
構造には符号を付けてないが上記と同一である。
上記構造のこの部分は実質的に慣用技術による。しか
し、阻止用マスク142の重要部分は符号142a−１、142a
−２、142b−１、142b−２および142c−１、142c−２を
それぞれ付けた（図2bの第１のセル列について）付加的
長方形マスク層部分である。これら部分は図7bと図１と
の比較から明らかに理解されるとおり、図１の平面図に
示したN+領域切欠き部を画する。これら小さい長方形の
マスク部分の各々、例えばマスク部分の142a−１の縦横
の寸法「ｄ」および「ｅ」は、「ｄ」が3.5ミクロン、
「ｅ」が1.7ミクロンである。これら寸法は図１に示す
とおり通常１ミクロンの所望幅の重複部（寸法「ａ」）
を生ずるように定める。この重複部は図7bに寸法「ｆ」
で示したトレンチ幅が1.5ミクロンであることを前提と
している。
し、阻止用マスク142の重要部分は符号142a−１、142a
−２、142b−１、142b−２および142c−１、142c−２を
それぞれ付けた（図2bの第１のセル列について）付加的
長方形マスク層部分である。これら部分は図7bと図１と
の比較から明らかに理解されるとおり、図１の平面図に
示したN+領域切欠き部を画する。これら小さい長方形の
マスク部分の各々、例えばマスク部分の142a−１の縦横
の寸法「ｄ」および「ｅ」は、「ｄ」が3.5ミクロン、
「ｅ」が1.7ミクロンである。これら寸法は図１に示す
とおり通常１ミクロンの所望幅の重複部（寸法「ａ」）
を生ずるように定める。この重複部は図7bに寸法「ｆ」
で示したトレンチ幅が1.5ミクロンであることを前提と
している。
第１のセル列のトレンチは一つの実施例では図7bにお
ける第２のセル列のトレンチから慣用技術によりずらし
てあるが、これはこの発明に必須ではない。
ける第２のセル列のトレンチから慣用技術によりずらし
てあるが、これはこの発明に必須ではない。
次に、図８に示すとおり、マスク層142を慣用技術に
より除去したのち、BPSG（ホウリンケイ酸ガラス）層14
4を主表面106全体およびポリシリコン構造体134a、134
b、134c、134d、134eを覆って約0.5乃至1.5ミクロンの
膜厚まで慣用技術により形成する。BPSG層144をフォト
レジスト層（図示してない）で覆い、その層を露光のの
ちパターニングし、その下側のBPSG層144および酸化物
層112をエッチングしてBPSG領域144a、144b、…144eを
残し、それらの領域の間にトランジスタコンタクト領域
を画する。次に、BPSG層構造物144a、…、144eの角部を
リフロウ工程により滑らかにする。
より除去したのち、BPSG（ホウリンケイ酸ガラス）層14
4を主表面106全体およびポリシリコン構造体134a、134
b、134c、134d、134eを覆って約0.5乃至1.5ミクロンの
膜厚まで慣用技術により形成する。BPSG層144をフォト
レジスト層（図示してない）で覆い、その層を露光のの
ちパターニングし、その下側のBPSG層144および酸化物
層112をエッチングしてBPSG領域144a、144b、…144eを
残し、それらの領域の間にトランジスタコンタクト領域
を画する。次に、BPSG層構造物144a、…、144eの角部を
リフロウ工程により滑らかにする。
次に、図10aに示すとおり、主表面106全体を少量のシ
リコンと慣用技術により合金形成したアルミニウムで覆
うことを伴う慣用のインターコネクト金属マスク工程に
かける。このアルミニウム層をマスクによる慣用技術に
よりパターニングしてメタライズ領域154a、154b、154
c、154dを画する。これらメタライズ領域がそれぞれ能
動（ソース−本体）コンタクト154a、ゲート指状コンタ
クト154b、フィールドプレート154c、および等電位リン
グ（EQPR）154dとなる。スクライブののち、EQPRI34dを
基板104に短絡させる。
リコンと慣用技術により合金形成したアルミニウムで覆
うことを伴う慣用のインターコネクト金属マスク工程に
かける。このアルミニウム層をマスクによる慣用技術に
よりパターニングしてメタライズ領域154a、154b、154
c、154dを画する。これらメタライズ領域がそれぞれ能
動（ソース−本体）コンタクト154a、ゲート指状コンタ
クト154b、フィールドプレート154c、および等電位リン
グ（EQPR）154dとなる。スクライブののち、EQPRI34dを
基板104に短絡させる。
次の工程は図11に示すパッド形成用マスキングであ
る。この工程は、上記構造表面全部を覆って堆積した例
えば窒化物またはPSG（リンケイ酸ガラス）層160を用い
た表面不活性化と、その表面に慣用技術によりマスクを
形成しそのマスクの一部を図11に示すように除去してパ
ッド領域を設けすでに形成ずみの活性メタライズコンタ
クト154aおよびこれ以外の所要のメタライズ領域へのボ
ンディングワイヤとの接続用にすることとを伴う。（図
８乃至図11と関連して上述した工程は慣用技術であ
る。） 図12は、図11に示したものと同じ構成と併せて、セル
の別の部位での断面を示し、それによって図の中央部に
おけるポリシリコンゲートランナー接続134fをより明確
に示している。ゲートランナー接続134fは通常ダイ周縁
部に配置する。ゲートランナー134fは通常ゲートを全部
を慣用技術により互いに接続する。ゲートランナー134f
の位置では、図12の断面は平面図（図示してない）上の
「Ｌ型」（ドッグレグ状）沿いになっており、トレンチ
の長さ沿いのゲートランナー134fをより明確に示してい
る。
る。この工程は、上記構造表面全部を覆って堆積した例
えば窒化物またはPSG（リンケイ酸ガラス）層160を用い
た表面不活性化と、その表面に慣用技術によりマスクを
形成しそのマスクの一部を図11に示すように除去してパ
ッド領域を設けすでに形成ずみの活性メタライズコンタ
クト154aおよびこれ以外の所要のメタライズ領域へのボ
ンディングワイヤとの接続用にすることとを伴う。（図
８乃至図11と関連して上述した工程は慣用技術であ
る。） 図12は、図11に示したものと同じ構成と併せて、セル
の別の部位での断面を示し、それによって図の中央部に
おけるポリシリコンゲートランナー接続134fをより明確
に示している。ゲートランナー接続134fは通常ダイ周縁
部に配置する。ゲートランナー134fは通常ゲートを全部
を慣用技術により互いに接続する。ゲートランナー134f
の位置では、図12の断面は平面図（図示してない）上の
「Ｌ型」（ドッグレグ状）沿いになっており、トレンチ
の長さ沿いのゲートランナー134fをより明確に示してい
る。
図13はターミネーションの他の部分を示すもう一つの
断面図である。この場合は、パワートランジスタに通常
設けられるターミネーション導体構造のフィールドプレ
ート154cがソース−本体領域金属コンタクト154aに金属
クロスオーバー154e、すなわちこのターミネーション領
域におけるBPSG絶縁層を跨いでフィールドプレートコン
タクト154cおよびフィールドプレート134bに達する金属
クロスオーバーによって接続されている。
断面図である。この場合は、パワートランジスタに通常
設けられるターミネーション導体構造のフィールドプレ
ート154cがソース−本体領域金属コンタクト154aに金属
クロスオーバー154e、すなわちこのターミネーション領
域におけるBPSG絶縁層を跨いでフィールドプレートコン
タクト154cおよびフィールドプレート134bに達する金属
クロスオーバーによって接続されている。
また、この発明によると、ゲート指状部に隣接する各
セルはダミーセル（チャンネルがないので非活性）であ
る。すなわち、図11においてゲート指状部134aに隣接す
るセル列、例えば134eは全部がダミーセルから成ってい
る。この構成は図7aの阻止用イオン打込みマスクと同一
のマスクで形成できるのでポリシリコントレンチ124bの
すぐ右側に能動領域なしのダミー動作部として作用する
拡散領域を形成することによってダミーセルを設ける。
これらダミーセルはデバイスの信頼性および頑丈さを改
善することがわかった。他の実施例ではこれらダミーセ
ルは省いてある。
セルはダミーセル（チャンネルがないので非活性）であ
る。すなわち、図11においてゲート指状部134aに隣接す
るセル列、例えば134eは全部がダミーセルから成ってい
る。この構成は図7aの阻止用イオン打込みマスクと同一
のマスクで形成できるのでポリシリコントレンチ124bの
すぐ右側に能動領域なしのダミー動作部として作用する
拡散領域を形成することによってダミーセルを設ける。
これらダミーセルはデバイスの信頼性および頑丈さを改
善することがわかった。他の実施例ではこれらダミーセ
ルは省いてある。
上述のこの発明の説明は例示であって限定的なもので
はない。例えば、上記の種々の半導体領域の導電性を逆
にしても同じ工程を用いてこの発明によるトランジスタ
を形成できる。上記以外の変形も本明細書の説明から当
業者に自明であり、それらは請求の範囲に含めることを
意図するものである。
はない。例えば、上記の種々の半導体領域の導電性を逆
にしても同じ工程を用いてこの発明によるトランジスタ
を形成できる。上記以外の変形も本明細書の説明から当
業者に自明であり、それらは請求の範囲に含めることを
意図するものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン，マイク エフ. アメリカ合衆国 カリフォルニア州 95014 クペルティーノ，サウス ブレ イニー アヴェニュー 10343 (72)発明者 ホー，ユェー−セ アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル，アイリス ア ヴェニュー 735 (72)発明者 ヴァン デル リンデ，ヤン アメリカ合衆国 カリフォルニア州 95070 サラトガ，メリーブルック ド ライブ 19802 (72)発明者 オウヤン，キン アメリカ合衆国 カリフォルニア州 94026 アサートン，エンシナ アヴェ ニュー 66 (56)参考文献 特開 平４−162572（ＪＰ，Ａ) 特開 平４−258174（ＪＰ，Ａ) 特開 平４−17371（ＪＰ，Ａ) 特開 昭61−84865（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (16)
- 【請求項１】第１の導電型を備え互いに同様の形の複数
のトレンチ型トランジスタを形成するように互いに交叉
して列状に配置された少なくとも二対のトレンチを画す
る基板と、 前記トレンチを覆う絶縁層と、 前記トレンチを充填する導電性材料と、 前記第１の導電型を備え前記トレンチ近傍の前記基板の
主表面から前記基板に延びるソース領域と、 前記第１の導電型とは反対の第２導電型を備え前記トレ
ンチ近傍の前記主表面から基板に延びる本体領域と 前記列の各々のトレンチを充填する前記導電性材料を互
いに接続するゲート指状部材と を含み、 前記互いに交叉する列状配置のトレンチの画するセルの
各々の角部において前記ソース領域が前記トレンチから
隔てられており、前記ゲート指状部材近傍の前記セルの
列が不活性である トレンチ型トランジスタ。 - 【請求項２】前記ソース領域が前記セルの角部から少な
くとも0.1ミクロン隔てられており、前記セルの中心に
おいて前記本体領域が前記トレンチと接している請求項
１記載のトレンチ型トランジスタ。 - 【請求項３】互いに相隣る二対の互いに交叉するトレン
チで各々が画される少なくとも四つの角部を前記セルが
含み、前記ソース領域が前記セルの各角部から隔てられ
ている請求項１記載のトレンチ型トランジスタ。 - 【請求項４】前記トレンチの幅が約1.5ミクロンよりも
小さい請求項１記載のトレンチ型トランジスタ。 - 【請求項５】前記本体領域が約1.5ミクロン以下だけ前
記基板に延びている請求項１記載のトレンチ型トランジ
スタ。 - 【請求項６】前記ソース領域が約0.5ミクロンだけ前記
基板に延びている請求項１記載のトレンチ型トランジス
タ。 - 【請求項７】前記セルの前記角部では前記ソース領域が
前記トレンチと接触していない請求項２記載のトレンチ
型トランジスタ。 - 【請求項８】前記第２の導電型を備え前記ソース領域の
中心部における前記主表面から前記基板に前記本体領域
とは異なる深さまで延びる付加的な本体領域をさらに含
む請求項１記載のトレンチ型トランジスタ。 - 【請求項９】前記主表面において前記本体領域が前記ト
レンチと接触状態にある長方形の領域を画する請求項２
記載のトレンチ型トランジスタ。 - 【請求項１０】トレンチ型トランジスタを形成する方法
であって、 第１の主表面から延びる第１の導電型の第１の領域を備
える半導体基板を準備する工程と、 前記基板内で前記主表面から前記基板に延び互いに交叉
した列状配置の少なくとも二対のトレンチを形成しそれ
によって互いに同様の複数のトレンチ型トランジスタセ
ルを形成する工程と、 前記トレンチを覆う絶縁層を形成する工程と、 前記トレンチを充填する導電性材料を形成する工程と、 第２の導電型を備え前記少なくとも二対のトレンチに沿
って前記基板に延びる本体領域を前記基板内に形成する
工程と、 前記主表面を覆ってマスク層を形成し前記角部で前記主
表面を覆う工程と、 前記第１の導電型を有し前記主表面から前記少なくとも
二対のトレンチに沿って前記基板に延び前記マスク層に
範囲を画され前記角部から隔てられているソース領域を
形成する工程と 前記トレンチを充填する導電性材料を互いに接続するゲ
ート指部材を形成する工程と を含み、前記ゲート指部材に近接するセルの列が不活性
である方法。 - 【請求項１１】前記本体領域を形成する工程および前記
ソース領域を形成する工程が前記基板内にイオン打込み
を行うことを含む請求項10記載の方法。 - 【請求項１２】前記本体領域を形成する工程および前記
ソース領域を形成する工程が前記基板にドーパントを予
め拡散させることを含む請求項10記載の方法。 - 【請求項１３】前記絶縁層を形成する工程が、 前記トレンチの側壁に酸化物層を成長させる工程と、 前記酸化物層を除去し、それによって前記側壁を滑らか
にするとともに前記トレンチの底部に丸みづけする工程
と を含む請求項10記載の方法。 - 【請求項１４】前記酸化物層を成長させる工程の前に、
前記トレンチの前記側壁を等方性ドライエッチングにか
け、それによって前記側壁を滑らかにし前記トレンチの
上部および底部に丸みづけする工程をさらに含む請求項
13記載の方法。 - 【請求項１５】前記ソース領域の中心部における前記主
表面から前記基板に前記本体領域の深さとは異なる深さ
まで延びる前記第２の導電型の付加的本体領域を前記基
板内に形成する工程をさらに含む請求項10記載の方法。 - 【請求項１６】前記マスク層を形成する工程が前記セル
の各々の各角部に長方形のマスク部を画することを含む
請求項10記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US253,527 | 1988-10-05 | ||
| US08/253,527 | 1994-06-03 | ||
| US08/253,527 US5468982A (en) | 1994-06-03 | 1994-06-03 | Trenched DMOS transistor with channel block at cell trench corners |
| PCT/US1995/006701 WO1995034094A1 (en) | 1994-06-03 | 1995-05-31 | Trenched dmos transistor with channel block at cell trench corners |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09500241A JPH09500241A (ja) | 1997-01-07 |
| JP2893554B2 true JP2893554B2 (ja) | 1999-05-24 |
Family
ID=22960647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8501069A Expired - Lifetime JP2893554B2 (ja) | 1994-06-03 | 1995-05-31 | セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ |
Country Status (5)
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|---|---|
| US (1) | US5468982A (ja) |
| EP (1) | EP0712535B1 (ja) |
| JP (1) | JP2893554B2 (ja) |
| DE (1) | DE69525592T2 (ja) |
| WO (1) | WO1995034094A1 (ja) |
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| JP3361913B2 (ja) * | 1995-04-11 | 2003-01-07 | 沖電気工業株式会社 | 半導体装置 |
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