JP3361913B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のである。
のである。
【０００２】
【従来の技術】近年、半導体装置の微細化、高性能化
（高速化）の要求は、とどまることを知らない。ＭＯＳ
型トランジスタで対応する場合、内部構造が同じであれ
ば、性能はパターン的には主にトランジスタのゲート
長、ゲート幅で決定される。
（高速化）の要求は、とどまることを知らない。ＭＯＳ
型トランジスタで対応する場合、内部構造が同じであれ
ば、性能はパターン的には主にトランジスタのゲート
長、ゲート幅で決定される。
【０００３】図４はかかる従来のＭＯＳ型トランジスタ
のゲートパターンを示す平面図である。この図におい
て、Ｗはゲート幅、Ｌｇはゲート長、Ｌはトランジスタ
アクティブ領域の長さである。
のゲートパターンを示す平面図である。この図におい
て、Ｗはゲート幅、Ｌｇはゲート長、Ｌはトランジスタ
アクティブ領域の長さである。
【０００４】一般に、同じゲート長であれば、基本的に
はできるだけゲート幅が大きい程、高電流を流すことが
できる。言い換えれば、高速動作が可能であるが、ゲー
ト幅を大きくすることは微細化の妨げとなり、ともに改
良する方法が望まれている。
はできるだけゲート幅が大きい程、高電流を流すことが
できる。言い換えれば、高速動作が可能であるが、ゲー
ト幅を大きくすることは微細化の妨げとなり、ともに改
良する方法が望まれている。
【０００５】
【発明が解決しようとする課題】このように、上記した
パターンでは、高性能化をねらってゲート幅Ｗを大きく
すれば、アクティブ層面積は、Ｗ×Ｌに従って大きくな
り、微細化の妨げとなっていた。また、Ｓｅａ ｏｆ
Ｇａｔｅ（ＳＯＧ）では、図５に示すようにトランジス
タを配置するが、デザインルールで決まる、隣のトラン
ジスタとの距離ｄも考えて、従来のトランジスタ面積Ｓ
1 は、Ｓ1 ＝（Ｌ＋ｄ）×（Ｗ＋ｄ）のようになり、デ
ザインルールが決まっていれば、それ以上の微細化と高
性能化をパターン上で工夫することはできなかった。
パターンでは、高性能化をねらってゲート幅Ｗを大きく
すれば、アクティブ層面積は、Ｗ×Ｌに従って大きくな
り、微細化の妨げとなっていた。また、Ｓｅａ ｏｆ
Ｇａｔｅ（ＳＯＧ）では、図５に示すようにトランジス
タを配置するが、デザインルールで決まる、隣のトラン
ジスタとの距離ｄも考えて、従来のトランジスタ面積Ｓ
1 は、Ｓ1 ＝（Ｌ＋ｄ）×（Ｗ＋ｄ）のようになり、デ
ザインルールが決まっていれば、それ以上の微細化と高
性能化をパターン上で工夫することはできなかった。
【０００６】本発明は、上記問題点を解決するために、
トランジスタのアクティブ領域を６角形以上の多角形状
にして、同じデザインルールのもとで微細化と高速化を
同時に達成することができる半導体装置を提供すること
を目的とする。
トランジスタのアクティブ領域を６角形以上の多角形状
にして、同じデザインルールのもとで微細化と高速化を
同時に達成することができる半導体装置を提供すること
を目的とする。
【０００７】
【問題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体装置において、ゲート電極と、このゲート
電極のゲート幅方向に凸な６角形以上の多角形状をして
なるアクティブ領域とをそれぞれ含む複数のＭＯＳトラ
ンジスタを、前記ゲート電極のゲート幅方向に隣り合う
前記ＭＯＳトランジスタのゲート電極をずらして配置す
るようにしたものである。
成するために、 （１）半導体装置において、ゲート電極と、このゲート
電極のゲート幅方向に凸な６角形以上の多角形状をして
なるアクティブ領域とをそれぞれ含む複数のＭＯＳトラ
ンジスタを、前記ゲート電極のゲート幅方向に隣り合う
前記ＭＯＳトランジスタのゲート電極をずらして配置す
るようにしたものである。
【０００８】（２）上記（１）記載の半導体装置におい
て、前記ＭＯＳトランジスタのアクティブ領域の平面形
状は、前記ゲート電極の幅方向と平行な辺と、前記ゲー
ト電極の幅方向と４５度をなす辺を含むようにしたもの
である。
て、前記ＭＯＳトランジスタのアクティブ領域の平面形
状は、前記ゲート電極の幅方向と平行な辺と、前記ゲー
ト電極の幅方向と４５度をなす辺を含むようにしたもの
である。
【０００９】（３）上記（１）記載の半導体装置におい
て、前記ゲート電極のゲート幅方向に１つおきに配置さ
れた前記ＭＯＳトランジスタの前記ゲート電極は互いに
同一直線上に配置するようにしたものである。
て、前記ゲート電極のゲート幅方向に１つおきに配置さ
れた前記ＭＯＳトランジスタの前記ゲート電極は互いに
同一直線上に配置するようにしたものである。
【００１０】
【作用】（１）本発明のＭＯＳ型半導体装置によれば、
ＭＯＳのアクティブ領域をゲート幅方向に凸な６角形以
上の多角形状にするようにしたので、従来のＭＯＳ型半
導体装置の占める面積に比して、同じデザインルールの
もとで、微細化と高速化を同時に達成することができ
る。
ＭＯＳのアクティブ領域をゲート幅方向に凸な６角形以
上の多角形状にするようにしたので、従来のＭＯＳ型半
導体装置の占める面積に比して、同じデザインルールの
もとで、微細化と高速化を同時に達成することができ
る。
【００１１】（２）本発明のＭＯＳ型半導体装置によれ
ば、前記アクティブ領域をゲート幅方向に凸な８角形の
形状に形成するようにしたので、上記（１）の作用効果
に加え、同じデザインルールで同じ性能を得るのに面積
を低減することができ、微細化を図ることができる。例
えば、テーパ角度θを６０度とした場合、２０％もの微
細化を図ることができる。
ば、前記アクティブ領域をゲート幅方向に凸な８角形の
形状に形成するようにしたので、上記（１）の作用効果
に加え、同じデザインルールで同じ性能を得るのに面積
を低減することができ、微細化を図ることができる。例
えば、テーパ角度θを６０度とした場合、２０％もの微
細化を図ることができる。
【００１２】（３）本発明のＭＯＳ型半導体装置によれ
ば、前記アクティブ領域をゲート幅方向に凸な６角形の
形状に形成するようにしたので、上記（１）の作用効果
に加え、ＭＯＳ型半導体装置のパターンがより単純化さ
れるために、コンピュータ処理スピードの向上を図るこ
とができる。
ば、前記アクティブ領域をゲート幅方向に凸な６角形の
形状に形成するようにしたので、上記（１）の作用効果
に加え、ＭＯＳ型半導体装置のパターンがより単純化さ
れるために、コンピュータ処理スピードの向上を図るこ
とができる。
【００１３】（４）本発明のＭＯＳ型半導体装置によれ
ば、８角形又は６角形の各辺のテーパ角度が４５度にな
るようにしたので、上記（１）、（２）、（３）の作用
効果に加え、マスク作成の電子ビーム描画を高速に行う
ことができる。
ば、８角形又は６角形の各辺のテーパ角度が４５度にな
るようにしたので、上記（１）、（２）、（３）の作用
効果に加え、マスク作成の電子ビーム描画を高速に行う
ことができる。
【００１４】（５）本発明のＭＯＳ型半導体装置の配列
パターンによれば、ＭＯＳのアクティブ領域がゲート幅
方向に凸な６角形以上の形状をしてなるＭＯＳ型トラン
ジスタｎ列目とｎ＋１列目とでその中心が交互にずれる
ように配置したので、従来のＭＯＳ型半導体装置の配列
パターンの占める面積に比して、同じデザインルールの
もとで、微細化と高速化を同時に達成することができ
る。
パターンによれば、ＭＯＳのアクティブ領域がゲート幅
方向に凸な６角形以上の形状をしてなるＭＯＳ型トラン
ジスタｎ列目とｎ＋１列目とでその中心が交互にずれる
ように配置したので、従来のＭＯＳ型半導体装置の配列
パターンの占める面積に比して、同じデザインルールの
もとで、微細化と高速化を同時に達成することができ
る。
【００１５】（６）本発明のＭＯＳ型半導体装置の配列
パターンによれば、ＭＯＳのアクティブ領域がゲート幅
方向に凸な６角形以上の形状をしてなるＭＯＳ型トラン
ジスタｎ列目とｎ＋１列目とでその中心が交互にずれる
とともに、ｎ、ｎ＋１列方向にトランジスタのゲートを
配置するようにしたので、上記（５）に加え、ＭＯＳ型
半導体装置の配列パターンのスペースファクタを高め、
より微細化と高速化を同時に達成することができる。
パターンによれば、ＭＯＳのアクティブ領域がゲート幅
方向に凸な６角形以上の形状をしてなるＭＯＳ型トラン
ジスタｎ列目とｎ＋１列目とでその中心が交互にずれる
とともに、ｎ、ｎ＋１列方向にトランジスタのゲートを
配置するようにしたので、上記（５）に加え、ＭＯＳ型
半導体装置の配列パターンのスペースファクタを高め、
より微細化と高速化を同時に達成することができる。
【００１６】（７）本発明のＭＯＳ型半導体装置の配列
パターンによれば、前記アクティブ領域をゲート幅方向
に凸な８角形の形状にするようにしたので、上記（５）
に加え、ＭＯＳ型半導体装置の配列パターンを同じデザ
インルールで同じ性能を得るのに面積を低減することが
でき、微細化を図ることができる。例えば、テーパ角度
θを６０度とした場合、５０％もの微細化を図ることが
できる。
パターンによれば、前記アクティブ領域をゲート幅方向
に凸な８角形の形状にするようにしたので、上記（５）
に加え、ＭＯＳ型半導体装置の配列パターンを同じデザ
インルールで同じ性能を得るのに面積を低減することが
でき、微細化を図ることができる。例えば、テーパ角度
θを６０度とした場合、５０％もの微細化を図ることが
できる。
【００１７】（８）本発明のＭＯＳ型半導体装置の配列
パターンによれば、前記アクティブ領域をゲート幅方向
に凸な６角形の形状にするようにしたので、上記（５）
に加え、ＭＯＳ型半導体装置のパターンがより単純化さ
れるために、コンピュータ処理スピードの向上を図るこ
とができる。
パターンによれば、前記アクティブ領域をゲート幅方向
に凸な６角形の形状にするようにしたので、上記（５）
に加え、ＭＯＳ型半導体装置のパターンがより単純化さ
れるために、コンピュータ処理スピードの向上を図るこ
とができる。
【００１８】（９）本発明のＭＯＳ型半導体装置の配列
パターンによれば、８角形又は６角形の各辺のテーパ角
度が４５度になるようにしたので、ＭＯＳ型半導体装置
のパターンのマスク作成の電子ビーム描画を高速に行う
ことができる。
パターンによれば、８角形又は６角形の各辺のテーパ角
度が４５度になるようにしたので、ＭＯＳ型半導体装置
のパターンのマスク作成の電子ビーム描画を高速に行う
ことができる。
【００１９】
【実施例】以下、本発明の実施例について図を参照しな
がら順次説明する。
がら順次説明する。
【００２０】図１は本発明の第１実施例を示すＭＯＳ型
半導体装置の平面図である。
半導体装置の平面図である。
【００２１】この図に示すように、このＭＯＳトランジ
スタは、アクティブ領域が８角形の形状をなしており、
中央に長方形のゲート１、このゲート１の両側に台形の
ソース２とドレイン３が形成されている。
スタは、アクティブ領域が８角形の形状をなしており、
中央に長方形のゲート１、このゲート１の両側に台形の
ソース２とドレイン３が形成されている。
【００２２】この実施例におけるトランジスタ面積Ｓ2
は次のようになる。
は次のようになる。
【００２３】
Ｓ2 ＝ＬｇＷ＋［２Ｗ−（Ｌ−Ｌｇ）・ｔａｎ（θ）］・（Ｌ−Ｌｇ）／２
＝ＬＷ−（Ｌ−Ｌｇ）2 ｔａｎ（θ）／２
ここで、Ｗはトランジスタのゲート幅、Ｌはアクティブ
層の長さ、Ｌｇはゲート長、θはソース２及びドレイン
３のテーパ角度である。このようにすると、Ｌｇ＝０．
５μｍ、Ｗ＝１０μｍ、Ｌ＝３μｍの代表例では、従来
のトランジスタ面積Ｓ1 との面積比較は、図２に示すよ
うになる。
層の長さ、Ｌｇはゲート長、θはソース２及びドレイン
３のテーパ角度である。このようにすると、Ｌｇ＝０．
５μｍ、Ｗ＝１０μｍ、Ｌ＝３μｍの代表例では、従来
のトランジスタ面積Ｓ1 との面積比較は、図２に示すよ
うになる。
【００２４】ここで、図２には、トランジスタのアクテ
ィブ領域ゲート幅方向の最少寸法である［Ｗ−（Ｌ−Ｌ
ｇ）ｔａｎθ］も同時にプロットされている。θをあま
り大きくすると、［Ｗ−（Ｌ−Ｌｇ）ｔａｎθ］が小さ
くなり、ソース、ドレインコンタクト部分とチャネル間
での抵抗が大きくなるためのマイナス効果は考慮すべき
であるが、θが６０度程度では、［Ｗ−（Ｌ−Ｌｇ）ｔ
ａｎθ］は５．７μｍと十分に大きく、その場合でも面
積の縮小率は２０％程度と大きな効果がある。言い換え
れば、従来のトランジスタパターンと比較すると、同じ
くデザインルールで同じ性能を得るのに２０％もの微細
化が図れることになる。
ィブ領域ゲート幅方向の最少寸法である［Ｗ−（Ｌ−Ｌ
ｇ）ｔａｎθ］も同時にプロットされている。θをあま
り大きくすると、［Ｗ−（Ｌ−Ｌｇ）ｔａｎθ］が小さ
くなり、ソース、ドレインコンタクト部分とチャネル間
での抵抗が大きくなるためのマイナス効果は考慮すべき
であるが、θが６０度程度では、［Ｗ−（Ｌ−Ｌｇ）ｔ
ａｎθ］は５．７μｍと十分に大きく、その場合でも面
積の縮小率は２０％程度と大きな効果がある。言い換え
れば、従来のトランジスタパターンと比較すると、同じ
くデザインルールで同じ性能を得るのに２０％もの微細
化が図れることになる。
【００２５】図３は本発明の第２実施例を示すＭＯＳ型
半導体装置の平面図である。
半導体装置の平面図である。
【００２６】この図に示すように、この第２実施例で
は、第１実施例におけるテーパ角度θを４５度に限定し
たものである。
は、第１実施例におけるテーパ角度θを４５度に限定し
たものである。
【００２７】この例では、従来と比較して、トランジス
タのアクティブ面積を減少させることができるのは言う
までもない。さらに、一般にマスクを作成する場合、電
子ビーム描画装置を用いるが、現在の装置ではその方式
上９０度、４５度の倍数角度が高速に描画できるように
なっている。従って、この実施例のように、９０度、４
５度の倍数角度を用いると、第１実施例と比較してマス
ク作製の電子ビーム描画が高速にできる。
タのアクティブ面積を減少させることができるのは言う
までもない。さらに、一般にマスクを作成する場合、電
子ビーム描画装置を用いるが、現在の装置ではその方式
上９０度、４５度の倍数角度が高速に描画できるように
なっている。従って、この実施例のように、９０度、４
５度の倍数角度を用いると、第１実施例と比較してマス
ク作製の電子ビーム描画が高速にできる。
【００２８】図６は本発明の第３実施例を示すＭＯＳ型
半導体装置の平面図である。
半導体装置の平面図である。
【００２９】この図に示すように、このＭＯＳトランジ
スタは、アクティブ領域が６角形状をなしており、中央
に６角形のゲート１１、このゲート１１の両側に台形の
ソース１２とドレイン１３が形成されている。ここで、
Ｗはトランジスタのゲート幅、Ｌはアクティブ層の長
さ、Ｌｇはゲート長、θはソース１２及びドレイン１３
のテーパ角度である。第１実施例との相違は、アクティ
ブ領域が６角形になったことである。
スタは、アクティブ領域が６角形状をなしており、中央
に６角形のゲート１１、このゲート１１の両側に台形の
ソース１２とドレイン１３が形成されている。ここで、
Ｗはトランジスタのゲート幅、Ｌはアクティブ層の長
さ、Ｌｇはゲート長、θはソース１２及びドレイン１３
のテーパ角度である。第１実施例との相違は、アクティ
ブ領域が６角形になったことである。
【００３０】この実施例では、アクティブ領域の面積を
Ｓ3 とすると、次のようになる。
Ｓ3 とすると、次のようになる。
【００３１】
Ｓ3 ＝ＬＷ−〔（Ｌ−Ｌｇ）2 ｔａｎ（θ）／２〕＋Ｌｇ2 ｔａｎ（θ）／２
＝ＬＷ−（Ｌ2 −２ＬｇＬ）ｔａｎ（θ）
Ｌ＞Ｌｇであるから、従来と比較して面積が減ることは
変わらない。さらに、第１実施例と比較して、パターン
が単純化されており、レイアウトデータをコンピュータ
処理する場合にデータ数が少なくて済み、高速化が図れ
るという利点がある。
変わらない。さらに、第１実施例と比較して、パターン
が単純化されており、レイアウトデータをコンピュータ
処理する場合にデータ数が少なくて済み、高速化が図れ
るという利点がある。
【００３２】因みに、この実施例では頂点数は６個、第
１実施例では８個である。また、コンピュータ処理では
図形を３角形、あるいは４角形の組み合わせデータとし
て記憶する場合が多いが、この実施例では３角形２個と
４角形１個に分割できるのに比較して、第１の実施例で
は３角形４個と４角形３個、あるいは不規則なものを入
れても３角形４個と４角形１個のようにしか分割でき
ず、コンピュータ処理スピードで大きな差が生じる。
１実施例では８個である。また、コンピュータ処理では
図形を３角形、あるいは４角形の組み合わせデータとし
て記憶する場合が多いが、この実施例では３角形２個と
４角形１個に分割できるのに比較して、第１の実施例で
は３角形４個と４角形３個、あるいは不規則なものを入
れても３角形４個と４角形１個のようにしか分割でき
ず、コンピュータ処理スピードで大きな差が生じる。
【００３３】図７は本発明の第４実施例を示すＭＯＳ型
半導体装置の平面図である。
半導体装置の平面図である。
【００３４】この図に示すように、この第４実施例で
は、第３実施例におけるテーパ角度θを４５度に限定し
たものである。
は、第３実施例におけるテーパ角度θを４５度に限定し
たものである。
【００３５】この実施例では、従来と比較してトランジ
スタのアクティブ面積を減少させることができるのは言
うまでもない。さらに、上記第２実施例と同様に、レイ
アウトデータ処理高速化と、上記第３実施例と同様に、
マスク作製のための電子ビーム描画高速化を図ることが
できる。
スタのアクティブ面積を減少させることができるのは言
うまでもない。さらに、上記第２実施例と同様に、レイ
アウトデータ処理高速化と、上記第３実施例と同様に、
マスク作製のための電子ビーム描画高速化を図ることが
できる。
【００３６】図８は本発明の第５実施例を示すＭＯＳ型
半導体装置の配列パターンの平面図である。
半導体装置の配列パターンの平面図である。
【００３７】この図に示すように、この実施例では、第
１実施例のトランジスタパターンをＳｅａ ｏｆ Ｇａ
ｔｅに見られるような、複数のトランジスタを並べる際
の方法を述べたものである。ここで、隣のトランジスタ
のアクティブ領域との距離は、デザインルールで決まる
距離ｄとしてある。ｎ列とｎ＋１列の間でアクティブ領
域がずれ、ｎとｎ＋２列で同じ配列となるように構成さ
れている。
１実施例のトランジスタパターンをＳｅａ ｏｆ Ｇａ
ｔｅに見られるような、複数のトランジスタを並べる際
の方法を述べたものである。ここで、隣のトランジスタ
のアクティブ領域との距離は、デザインルールで決まる
距離ｄとしてある。ｎ列とｎ＋１列の間でアクティブ領
域がずれ、ｎとｎ＋２列で同じ配列となるように構成さ
れている。
【００３８】この実施例では、１つのトランジスタ領域
に占める面積Ｓ4 は次のようになる。
に占める面積Ｓ4 は次のようになる。
【００３９】
Ｓ4 ＝（Ｌ＋ｄ）｛Ｗ＋ｄ［１／〔ｃｏｓ（θ）−ｔａｎ（θ）〕］
＋（Ｌｇ−Ｌ）ｔａｎ（θ）｝
このようにすれば、Ｌｇ＝０．５μｍ、Ｗ＝１０μｍ、
Ｌ＝３μｍの代表例では、従来のＳ1 である（Ｌ＋ｄ）
×（Ｗ＋ｄ）との面積比較は、図９に示すようになる。
例えば、θ＝６０度では、面積の縮小率は５０％と非常
に大きくなる。
Ｌ＝３μｍの代表例では、従来のＳ1 である（Ｌ＋ｄ）
×（Ｗ＋ｄ）との面積比較は、図９に示すようになる。
例えば、θ＝６０度では、面積の縮小率は５０％と非常
に大きくなる。
【００４０】言い換えれば、従来のトランジスタパター
ン配置と比較すると、同じデザインルールで同じ性能を
得るのに５０％もの微細化が図れることになる。
ン配置と比較すると、同じデザインルールで同じ性能を
得るのに５０％もの微細化が図れることになる。
【００４１】図１０は本発明の第６実施例を示す半導体
装置の配列パターンの平面図である。
装置の配列パターンの平面図である。
【００４２】この実施例は、第３実施例のトランジスタ
パターンをＳｅａ ｏｆ Ｇａｔｅに見られるような、
複数のトランジスタを配列する方法について述べたもの
である。ここで隣のトランジスタのアクティブ領域との
距離は、デザインルールで決まる距離ｄとしてある。
パターンをＳｅａ ｏｆ Ｇａｔｅに見られるような、
複数のトランジスタを配列する方法について述べたもの
である。ここで隣のトランジスタのアクティブ領域との
距離は、デザインルールで決まる距離ｄとしてある。
【００４３】この実施例でも、１つのトランジスタ領域
に占める面積Ｓ5 は第３実施例と全く同じになるが、さ
らに第５実施例と比較してパターンが単純化されてお
り、レイアウトデータをコンピュータ処理する場合にデ
ータ数が少なくて済む。この実施例による効果は第３実
施例で説明した。
に占める面積Ｓ5 は第３実施例と全く同じになるが、さ
らに第５実施例と比較してパターンが単純化されてお
り、レイアウトデータをコンピュータ処理する場合にデ
ータ数が少なくて済む。この実施例による効果は第３実
施例で説明した。
【００４４】図１１は本発明の第７実施例を示す半導体
装置の配列パターンの平面図である。
装置の配列パターンの平面図である。
【００４５】この実施例では、第２実施例に示したよう
に、トランジスタのアクティブ領域におけるテーパ角度
θを４５度に限定したものを、第５実施例に示すよう
に、トランジスタパターンをＳｅａ ｏｆ Ｇａｔｅに
見られるような、複数のトランジスタを並べる際の方法
を述べたものである。
に、トランジスタのアクティブ領域におけるテーパ角度
θを４５度に限定したものを、第５実施例に示すよう
に、トランジスタパターンをＳｅａ ｏｆ Ｇａｔｅに
見られるような、複数のトランジスタを並べる際の方法
を述べたものである。
【００４６】この実施例では、従来例と比較して、トラ
ンジスタのアクティブ面積が減少することは明らかであ
るが、さらに第２実施例で示したように、マスク作製の
電子ビーム描画が高速にできる。
ンジスタのアクティブ面積が減少することは明らかであ
るが、さらに第２実施例で示したように、マスク作製の
電子ビーム描画が高速にできる。
【００４７】図１２は本発明の第８実施例を示す半導体
装置の配列パターンの平面図である。
装置の配列パターンの平面図である。
【００４８】この実施例では、第４実施例に示したよう
に、トランジスタアクティブ領域におけるテーパ角度θ
を４５度に限定したものを第６実施例に示すように、ト
ランジスタパターンをＳｅａ ｏｆ Ｇａｔｅに見られ
るような、複数のトランジスタを並べる際の方法を述べ
たものである。
に、トランジスタアクティブ領域におけるテーパ角度θ
を４５度に限定したものを第６実施例に示すように、ト
ランジスタパターンをＳｅａ ｏｆ Ｇａｔｅに見られ
るような、複数のトランジスタを並べる際の方法を述べ
たものである。
【００４９】この実施例では、従来例と比較して、トラ
ンジスタのアクティブ面積が減少することは明らかであ
るが、さらに、第４実施例で示したように、マスク作製
の電子ビーム描画が高速にできる。
ンジスタのアクティブ面積が減少することは明らかであ
るが、さらに、第４実施例で示したように、マスク作製
の電子ビーム描画が高速にできる。
【００５０】なお、本発明は、上記実施例に限定される
ものではなく、本発明の趣旨に基づき種々の変形が可能
であり、それらを本発明の範囲から排除するものではな
い。
ものではなく、本発明の趣旨に基づき種々の変形が可能
であり、それらを本発明の範囲から排除するものではな
い。
【００５１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。
よれば、以下のような効果を奏することができる。
【００５２】（１）本発明によれば、ＭＯＳのアクティ
ブ領域をゲート幅方向に凸な６角形以上の多角形状にす
るようにしたので、従来のＭＯＳ型半導体装置の占める
面積に比して、同じデザインルールのもとで、微細化と
高速化を同時に達成することができる。
ブ領域をゲート幅方向に凸な６角形以上の多角形状にす
るようにしたので、従来のＭＯＳ型半導体装置の占める
面積に比して、同じデザインルールのもとで、微細化と
高速化を同時に達成することができる。
【００５３】（２）本発明によれば、前記アクティブ領
域をゲート幅方向に凸な８角形の形状にするようにした
ので、上記（１）の作用効果に加え、同じデザインルー
ルで同じ性能を得るのに面積を低減することができ、微
細化を図ることができる。例えば、テーパ角度θを６０
度とした場合、２０％もの微細化を図ることができる。
域をゲート幅方向に凸な８角形の形状にするようにした
ので、上記（１）の作用効果に加え、同じデザインルー
ルで同じ性能を得るのに面積を低減することができ、微
細化を図ることができる。例えば、テーパ角度θを６０
度とした場合、２０％もの微細化を図ることができる。
【００５４】（３）本発明によれば、前記アクティブ領
域をゲート幅方向に凸な６角形の形状にするようにした
ので、上記（１）の作用効果に加え、ＭＯＳ型半導体装
置のパターンがより単純化されるために、コンピュータ
処理スピードの向上を図ることができる。
域をゲート幅方向に凸な６角形の形状にするようにした
ので、上記（１）の作用効果に加え、ＭＯＳ型半導体装
置のパターンがより単純化されるために、コンピュータ
処理スピードの向上を図ることができる。
【００５５】（４）本発明によれば、８角形又は６角形
の各辺のテーパ角度が４５度になるようにしたので、上
記（１）、（２）、（３）の作用効果に加え、マスク作
成の電子ビーム描画を高速に行うことができる。
の各辺のテーパ角度が４５度になるようにしたので、上
記（１）、（２）、（３）の作用効果に加え、マスク作
成の電子ビーム描画を高速に行うことができる。
【００５６】（５）本発明によれば、ＭＯＳのアクティ
ブ領域がゲート幅方向に凸な６角形以上の形状をしてな
るＭＯＳ型トランジスタｎ列目とｎ＋１列目とでその中
心が交互にずれるように配置したので、従来のＭＯＳ型
半導体装置の配列パターンの占める面積に比して、同じ
デザインルールのもとで、微細化と高速化を同時に達成
することができる。
ブ領域がゲート幅方向に凸な６角形以上の形状をしてな
るＭＯＳ型トランジスタｎ列目とｎ＋１列目とでその中
心が交互にずれるように配置したので、従来のＭＯＳ型
半導体装置の配列パターンの占める面積に比して、同じ
デザインルールのもとで、微細化と高速化を同時に達成
することができる。
【００５７】（６）本発明によれば、ＭＯＳのアクティ
ブ領域がゲート幅方向に凸な６角形以上の形状をしてな
るＭＯＳ型トランジスタｎ列目とｎ＋１列目とでその中
心が交互にずれるとともに、ｎ、ｎ＋１列方向にトラン
ジスタのゲートを配置したので、上記（５）に加え、Ｍ
ＯＳ型半導体装置の配列パターンのスペースファクタを
高め、より微細化と高速化を同時に達成することができ
る。
ブ領域がゲート幅方向に凸な６角形以上の形状をしてな
るＭＯＳ型トランジスタｎ列目とｎ＋１列目とでその中
心が交互にずれるとともに、ｎ、ｎ＋１列方向にトラン
ジスタのゲートを配置したので、上記（５）に加え、Ｍ
ＯＳ型半導体装置の配列パターンのスペースファクタを
高め、より微細化と高速化を同時に達成することができ
る。
【００５８】（７）本発明によれば、前記アクティブ領
域をゲート幅方向に凸な８角形の形状にするようにした
ので、上記（５）に加え、ＭＯＳ型半導体装置の配列パ
ターンを同じデザインルールで同じ性能を得るのに面積
を低減することができ、微細化を図ることができる。例
えば、テーパ角度θを６０度とした場合、５０％もの微
細化を図ることができる。
域をゲート幅方向に凸な８角形の形状にするようにした
ので、上記（５）に加え、ＭＯＳ型半導体装置の配列パ
ターンを同じデザインルールで同じ性能を得るのに面積
を低減することができ、微細化を図ることができる。例
えば、テーパ角度θを６０度とした場合、５０％もの微
細化を図ることができる。
【００５９】（８）本発明によれば、前記アクティブ領
域をゲート幅方向に凸な６角形の形状にするようにした
ので、上記（５）に加え、ＭＯＳ型半導体装置のパター
ンがより単純化されるために、コンピュータ処理スピー
ドの向上を図ることができる。
域をゲート幅方向に凸な６角形の形状にするようにした
ので、上記（５）に加え、ＭＯＳ型半導体装置のパター
ンがより単純化されるために、コンピュータ処理スピー
ドの向上を図ることができる。
【００６０】（９）本発明によれば、８角形又は６角形
の各辺のテーパ角度が４５度になるようにしたので、Ｍ
ＯＳ型半導体装置のパターンのマスク作成の電子ビーム
描画を高速に行うことができる。
の各辺のテーパ角度が４５度になるようにしたので、Ｍ
ＯＳ型半導体装置のパターンのマスク作成の電子ビーム
描画を高速に行うことができる。
【図１】本発明の第１実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図２】従来のＭＯＳ型半導体装置と本発明のＭＯＳ型
半導体装置のアクティブ領域の面積比を示す図である。
半導体装置のアクティブ領域の面積比を示す図である。
【図３】本発明の第２実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図４】従来のＭＯＳ型トランジスタのゲートパターン
を示す平面図である。
を示す平面図である。
【図５】従来のＭＯＳ型トランジスタの配列パターンを
示す平面図である。
示す平面図である。
【図６】本発明の第３実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図７】本発明の第４実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図８】本発明の第５実施例を示すＭＯＳ型半導体装置
の配列パターンの平面図である。
の配列パターンの平面図である。
【図９】本発明の第５実施例を示すＭＯＳ型半導体装置
の配列パターンと従来のＭＯＳ型半導体装置の配列パタ
ーンとの面積比を示す図である。
の配列パターンと従来のＭＯＳ型半導体装置の配列パタ
ーンとの面積比を示す図である。
【図１０】本発明の第６実施例を示すＭＯＳ型半導体装
置の配列パターンの平面図である。
置の配列パターンの平面図である。
【図１１】本発明の第７実施例を示すＭＯＳ型半導体装
置の配列パターンの平面図である。
置の配列パターンの平面図である。
【図１２】本発明の第８実施例を示す半導体装置の配列
パターンの平面図である。
パターンの平面図である。
１，１１ ゲート
２，１２ ソース
３，１３ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/08
H01L 27/04
H01L 29/78
H01L 21/027
Claims (3)
- 【請求項１】 ゲート電極と、該ゲート電極のゲート幅
方向に凸な６角形以上の多角形状をしてなるアクティブ
領域とをそれぞれ含む複数のＭＯＳトランジスタを、前
記ゲート電極のゲート幅方向に互いに隣り合う前記ＭＯ
Ｓトランジスタのゲート電極をずらして配置したことを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記ＭＯＳトランジスタのアクティブ領域の平面形状は、
前記ゲート電極の幅方向と平行な辺と、前記ゲート電極
の幅方向と４５度をなす辺を含むことを特徴とする半導
体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記ゲート電極のゲート幅方向に１つおきに配置された前
記ＭＯＳトランジスタの前記ゲート電極は互いに同一直
線上に配置されることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08541195A JP3361913B2 (ja) | 1995-04-11 | 1995-04-11 | 半導体装置 |
| US08/619,013 US5760454A (en) | 1995-04-11 | 1996-03-20 | Pattern form of an active region of a MOS type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08541195A JP3361913B2 (ja) | 1995-04-11 | 1995-04-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288398A JPH08288398A (ja) | 1996-11-01 |
| JP3361913B2 true JP3361913B2 (ja) | 2003-01-07 |
Family
ID=13858070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08541195A Expired - Fee Related JP3361913B2 (ja) | 1995-04-11 | 1995-04-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5760454A (ja) |
| JP (1) | JP3361913B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW411512B (en) * | 1998-09-18 | 2000-11-11 | Mosel Vitelic Inc | An integrated circuit layout structure and method of forming field oxide |
| JP2003060065A (ja) * | 2001-08-09 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置のパターンレイアウト方法 |
| KR100434959B1 (ko) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | 반도체소자의 레이아웃 방법 |
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| JP2006165406A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008305837A (ja) | 2007-06-05 | 2008-12-18 | Oki Electric Ind Co Ltd | 半導体装置 |
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| JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型２重拡散ｍｏｓｆｅｔ |
| EP0466463A1 (en) * | 1990-07-10 | 1992-01-15 | Kawasaki Steel Corporation | Basic cell and arrangement structure thereof |
| US5468982A (en) * | 1994-06-03 | 1995-11-21 | Siliconix Incorporated | Trenched DMOS transistor with channel block at cell trench corners |
| US5539246A (en) * | 1995-03-01 | 1996-07-23 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal semiconductor "gate " device |
-
1995
- 1995-04-11 JP JP08541195A patent/JP3361913B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-20 US US08/619,013 patent/US5760454A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288398A (ja) | 1996-11-01 |
| US5760454A (en) | 1998-06-02 |
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