JPH08288398A - Ｍｏｓ型半導体装置及びその配列パターン - Google Patents
Ｍｏｓ型半導体装置及びその配列パターンInfo
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- JPH08288398A JPH08288398A JP7085411A JP8541195A JPH08288398A JP H08288398 A JPH08288398 A JP H08288398A JP 7085411 A JP7085411 A JP 7085411A JP 8541195 A JP8541195 A JP 8541195A JP H08288398 A JPH08288398 A JP H08288398A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
(57)【要約】
【目的】 トランジスタのアクティブ領域を６角形以上
の多角形状にして、同じデザインルールのもとで微細化
と高速化を同時に達成することができるＭＯＳ型半導体
装置及びその配列パターンを提供する。 【構成】 ＭＯＳトランジスタは、アクティブ領域が８
角形の形状をなしており、中央に長方形のゲート１、こ
のゲート１の両側に台形のソース２とドレイン３が形成
されている。
の多角形状にして、同じデザインルールのもとで微細化
と高速化を同時に達成することができるＭＯＳ型半導体
装置及びその配列パターンを提供する。 【構成】 ＭＯＳトランジスタは、アクティブ領域が８
角形の形状をなしており、中央に長方形のゲート１、こ
のゲート１の両側に台形のソース２とドレイン３が形成
されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体装置及
びその配列パターンに関するものである。
びその配列パターンに関するものである。
【０００２】
【従来の技術】近年、半導体装置の微細化、高性能化
（高速化）の要求は、とどまることを知らない。ＭＯＳ
型トランジスタで対応する場合、内部構造が同じであれ
ば、性能はパターン的には主にトランジスタのゲート
長、ゲート幅で決定される。図４はかかる従来のＭＯＳ
型トランジスタのゲートパターンを示す平面図である。
この図において、Ｗはゲート幅、Ｌｇはゲート長、Ｌは
トランジスタアクティブ領域の長さである。
（高速化）の要求は、とどまることを知らない。ＭＯＳ
型トランジスタで対応する場合、内部構造が同じであれ
ば、性能はパターン的には主にトランジスタのゲート
長、ゲート幅で決定される。図４はかかる従来のＭＯＳ
型トランジスタのゲートパターンを示す平面図である。
この図において、Ｗはゲート幅、Ｌｇはゲート長、Ｌは
トランジスタアクティブ領域の長さである。
【０００３】一般に、同じゲート長であれば、基本的に
はできるだけゲート幅が大きい程、高電流を流すことが
できる。言い換えれば、高速動作が可能であるが、ゲー
ト幅を大きくすることは微細化の妨げとなり、ともに改
良する方法が望まれている。
はできるだけゲート幅が大きい程、高電流を流すことが
できる。言い換えれば、高速動作が可能であるが、ゲー
ト幅を大きくすることは微細化の妨げとなり、ともに改
良する方法が望まれている。
【０００４】
【発明が解決しようとする課題】このように、上記した
パターンでは、高性能化をねらってゲート幅Ｗを大きく
すれば、アクティブ層面積は、Ｗ×Ｌに従って大きくな
り、微細化の妨げとなっていた。また、Ｓｅａ ｏｆ
Ｇａｔｅ（ＳＯＧ）では、図５に示すようにトランジス
タを配置するが、デザインルールで決まる、隣のトラン
ジスタとの距離ｄも考えて、従来のトランジスタ面積Ｓ
1 は、Ｓ1 ＝（Ｌ＋ｄ）×（Ｗ＋ｄ）のようになり、デ
ザインルールが決まっていれば、それ以上の微細化と高
性能化をパターン上で工夫することはできなかった。
パターンでは、高性能化をねらってゲート幅Ｗを大きく
すれば、アクティブ層面積は、Ｗ×Ｌに従って大きくな
り、微細化の妨げとなっていた。また、Ｓｅａ ｏｆ
Ｇａｔｅ（ＳＯＧ）では、図５に示すようにトランジス
タを配置するが、デザインルールで決まる、隣のトラン
ジスタとの距離ｄも考えて、従来のトランジスタ面積Ｓ
1 は、Ｓ1 ＝（Ｌ＋ｄ）×（Ｗ＋ｄ）のようになり、デ
ザインルールが決まっていれば、それ以上の微細化と高
性能化をパターン上で工夫することはできなかった。
【０００５】本発明は、上記問題点を解決するために、
トランジスタのアクティブ領域を６角形以上の多角形状
にして、同じデザインルールのもとで微細化と高速化を
同時に達成することができるＭＯＳ型半導体装置及びそ
の配列パターンを提供することを目的とする。
トランジスタのアクティブ領域を６角形以上の多角形状
にして、同じデザインルールのもとで微細化と高速化を
同時に達成することができるＭＯＳ型半導体装置及びそ
の配列パターンを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）ＭＯＳ型半導体装置において、ＭＯＳのアクティ
ブ領域をゲート幅方向に凸な６角形以上の多角形状にす
るようにしたものである。 （２）上記（１）記載のＭＯＳ型半導体装置において、
前記アクティブ領域をゲート幅方向に凸な８角形の形状
にするようにしたものである。
成するために、 （１）ＭＯＳ型半導体装置において、ＭＯＳのアクティ
ブ領域をゲート幅方向に凸な６角形以上の多角形状にす
るようにしたものである。 （２）上記（１）記載のＭＯＳ型半導体装置において、
前記アクティブ領域をゲート幅方向に凸な８角形の形状
にするようにしたものである。
【０００７】（３）上記（１）記載のＭＯＳ型半導体装
置において、前記アクティブ領域をゲート幅方向に凸な
６角形の形状にするようにしたものである。 （４）上記（２）又は（３）記載のＭＯＳ型半導体装置
において、８角形又は６角形の各辺のテーパ角度が４５
度になるようにしたものである。 （５）ＭＯＳ型半導体装置の配列パターンにおいて、Ｍ
ＯＳのアクティブ領域がゲート幅方向に凸な６角形以上
の多角形状をしてなるＭＯＳ型トランジスタｎ列目とｎ
＋１列目とで、その中心が交互にずれるように配置した
ものである。
置において、前記アクティブ領域をゲート幅方向に凸な
６角形の形状にするようにしたものである。 （４）上記（２）又は（３）記載のＭＯＳ型半導体装置
において、８角形又は６角形の各辺のテーパ角度が４５
度になるようにしたものである。 （５）ＭＯＳ型半導体装置の配列パターンにおいて、Ｍ
ＯＳのアクティブ領域がゲート幅方向に凸な６角形以上
の多角形状をしてなるＭＯＳ型トランジスタｎ列目とｎ
＋１列目とで、その中心が交互にずれるように配置した
ものである。
【０００８】（６）ＭＯＳ型半導体装置の配列パターン
において、ＭＯＳのアクティブ領域がゲート幅方向に凸
な６角形以上の多角形状をしてなるＭＯＳ型トランジス
タｎ列目とｎ＋１列目とでその中心が交互にずれるとと
もに、ｎ、ｎ＋１列方向にトランジスタのゲートが配置
されるようにしたものである。 （７）上記（５）又は（６）記載のＭＯＳ型半導体装置
の配列パターンにおいて、前記アクティブ領域をゲート
幅方向に凸な８角形の形状にするようにしたものであ
る。
において、ＭＯＳのアクティブ領域がゲート幅方向に凸
な６角形以上の多角形状をしてなるＭＯＳ型トランジス
タｎ列目とｎ＋１列目とでその中心が交互にずれるとと
もに、ｎ、ｎ＋１列方向にトランジスタのゲートが配置
されるようにしたものである。 （７）上記（５）又は（６）記載のＭＯＳ型半導体装置
の配列パターンにおいて、前記アクティブ領域をゲート
幅方向に凸な８角形の形状にするようにしたものであ
る。
【０００９】（８）上記（５）又は（６）記載のＭＯＳ
型半導体装置の配列パターンにおいて、前記アクティブ
領域をゲート幅方向に凸な６角形の形状にするようにし
たものである。 （９）上記（５）又は（６）記載のＭＯＳ型半導体装置
の配列パターンにおいて、８角形又は６角形の各辺のテ
ーパ角度が４５度になるようにしたものである。
型半導体装置の配列パターンにおいて、前記アクティブ
領域をゲート幅方向に凸な６角形の形状にするようにし
たものである。 （９）上記（５）又は（６）記載のＭＯＳ型半導体装置
の配列パターンにおいて、８角形又は６角形の各辺のテ
ーパ角度が４５度になるようにしたものである。
【００１０】
（１）請求項１記載のＭＯＳ型半導体装置によれば、Ｍ
ＯＳのアクティブ領域をゲート幅方向に凸な６角形以上
の多角形状にするようにしたので、従来のＭＯＳ型半導
体装置の占める面積に比して、同じデザインルールのも
とで、微細化と高速化を同時に達成することができる。
ＯＳのアクティブ領域をゲート幅方向に凸な６角形以上
の多角形状にするようにしたので、従来のＭＯＳ型半導
体装置の占める面積に比して、同じデザインルールのも
とで、微細化と高速化を同時に達成することができる。
【００１１】（２）請求項２記載のＭＯＳ型半導体装置
によれば、前記アクティブ領域をゲート幅方向に凸な８
角形の形状に形成するようにしたので、上記（１）の作
用効果に加え、同じデザインルールで同じ性能を得るの
に面積を低減することができ、微細化を図ることができ
る。例えば、テーパ角度θを６０度とした場合、２０％
もの微細化を図ることができる。
によれば、前記アクティブ領域をゲート幅方向に凸な８
角形の形状に形成するようにしたので、上記（１）の作
用効果に加え、同じデザインルールで同じ性能を得るの
に面積を低減することができ、微細化を図ることができ
る。例えば、テーパ角度θを６０度とした場合、２０％
もの微細化を図ることができる。
【００１２】（３）請求項３記載のＭＯＳ型半導体装置
によれば、前記アクティブ領域をゲート幅方向に凸な６
角形の形状に形成するようにしたので、上記（１）の作
用効果に加え、ＭＯＳ型半導体装置のパターンがより単
純化されるために、コンピュータ処理スピードの向上を
図ることができる。 （４）請求項４記載のＭＯＳ型半導体装置によれば、８
角形又は６角形の各辺のテーパ角度が４５度になるよう
にしたので、上記（１）、（２）、（３）の作用効果に
加え、マスク作成の電子ビーム描画を高速に行うことが
できる。
によれば、前記アクティブ領域をゲート幅方向に凸な６
角形の形状に形成するようにしたので、上記（１）の作
用効果に加え、ＭＯＳ型半導体装置のパターンがより単
純化されるために、コンピュータ処理スピードの向上を
図ることができる。 （４）請求項４記載のＭＯＳ型半導体装置によれば、８
角形又は６角形の各辺のテーパ角度が４５度になるよう
にしたので、上記（１）、（２）、（３）の作用効果に
加え、マスク作成の電子ビーム描画を高速に行うことが
できる。
【００１３】（５）請求項５記載のＭＯＳ型半導体装置
の配列パターンによれば、ＭＯＳのアクティブ領域がゲ
ート幅方向に凸な６角形以上の形状をしてなるＭＯＳ型
トランジスタｎ列目とｎ＋１列目とでその中心が交互に
ずれるように配置したので、従来のＭＯＳ型半導体装置
の配列パターンの占める面積に比して、同じデザインル
ールのもとで、微細化と高速化を同時に達成することが
できる。
の配列パターンによれば、ＭＯＳのアクティブ領域がゲ
ート幅方向に凸な６角形以上の形状をしてなるＭＯＳ型
トランジスタｎ列目とｎ＋１列目とでその中心が交互に
ずれるように配置したので、従来のＭＯＳ型半導体装置
の配列パターンの占める面積に比して、同じデザインル
ールのもとで、微細化と高速化を同時に達成することが
できる。
【００１４】（６）請求項６記載のＭＯＳ型半導体装置
の配列パターンによれば、ＭＯＳのアクティブ領域がゲ
ート幅方向に凸な６角形以上の形状をしてなるＭＯＳ型
トランジスタｎ列目とｎ＋１列目とでその中心が交互に
ずれるとともに、ｎ、ｎ＋１列方向にトランジスタのゲ
ートを配置するようにしたので、上記（５）に加え、Ｍ
ＯＳ型半導体装置の配列パターンのスペースファクタを
高め、より微細化と高速化を同時に達成することができ
る。
の配列パターンによれば、ＭＯＳのアクティブ領域がゲ
ート幅方向に凸な６角形以上の形状をしてなるＭＯＳ型
トランジスタｎ列目とｎ＋１列目とでその中心が交互に
ずれるとともに、ｎ、ｎ＋１列方向にトランジスタのゲ
ートを配置するようにしたので、上記（５）に加え、Ｍ
ＯＳ型半導体装置の配列パターンのスペースファクタを
高め、より微細化と高速化を同時に達成することができ
る。
【００１５】（７）請求項７記載のＭＯＳ型半導体装置
の配列パターンによれば、前記アクティブ領域をゲート
幅方向に凸な８角形の形状にするようにしたので、上記
（５）に加え、ＭＯＳ型半導体装置の配列パターンを同
じデザインルールで同じ性能を得るのに面積を低減する
ことができ、微細化を図ることができる。例えば、テー
パ角度θを６０度とした場合、５０％もの微細化を図る
ことができる。
の配列パターンによれば、前記アクティブ領域をゲート
幅方向に凸な８角形の形状にするようにしたので、上記
（５）に加え、ＭＯＳ型半導体装置の配列パターンを同
じデザインルールで同じ性能を得るのに面積を低減する
ことができ、微細化を図ることができる。例えば、テー
パ角度θを６０度とした場合、５０％もの微細化を図る
ことができる。
【００１６】（８）請求項８記載のＭＯＳ型半導体装置
の配列パターンによれば、前記アクティブ領域をゲート
幅方向に凸な６角形の形状にするようにしたので、上記
（５）に加え、ＭＯＳ型半導体装置のパターンがより単
純化されるために、コンピュータ処理スピードの向上を
図ることができる。 （９）請求項９記載のＭＯＳ型半導体装置の配列パター
ンによれば、８角形又は６角形の各辺のテーパ角度が４
５度になるようにしたので、ＭＯＳ型半導体装置のパタ
ーンのマスク作成の電子ビーム描画を高速に行うことが
できる。
の配列パターンによれば、前記アクティブ領域をゲート
幅方向に凸な６角形の形状にするようにしたので、上記
（５）に加え、ＭＯＳ型半導体装置のパターンがより単
純化されるために、コンピュータ処理スピードの向上を
図ることができる。 （９）請求項９記載のＭＯＳ型半導体装置の配列パター
ンによれば、８角形又は６角形の各辺のテーパ角度が４
５度になるようにしたので、ＭＯＳ型半導体装置のパタ
ーンのマスク作成の電子ビーム描画を高速に行うことが
できる。
【００１７】
【実施例】以下、本発明の実施例について図を参照しな
がら順次説明する。図１は本発明の第１実施例を示すＭ
ＯＳ型半導体装置の平面図である。この図に示すよう
に、このＭＯＳトランジスタは、アクティブ領域が８角
形の形状をなしており、中央に長方形のゲート１、この
ゲート１の両側に台形のソース２とドレイン３が形成さ
れている。
がら順次説明する。図１は本発明の第１実施例を示すＭ
ＯＳ型半導体装置の平面図である。この図に示すよう
に、このＭＯＳトランジスタは、アクティブ領域が８角
形の形状をなしており、中央に長方形のゲート１、この
ゲート１の両側に台形のソース２とドレイン３が形成さ
れている。
【００１８】この実施例におけるトランジスタ面積Ｓ2
は次のようになる。 Ｓ2 ＝ＬｇＷ＋［２Ｗ−（Ｌ−Ｌｇ）・ｔａｎ（θ）］・（Ｌ−Ｌｇ）／２ ＝ＬＷ−（Ｌ−Ｌｇ）2 ｔａｎ（θ）／２ ここで、Ｗはトランジスタのゲート幅、Ｌはアクティブ
層の長さ、Ｌｇはゲート長、θはソース２及びドレイン
３のテーパ角度である。このようにすると、Ｌｇ＝０．
５μｍ、Ｗ＝１０μｍ、Ｌ＝３μｍの代表例では、従来
のトランジスタ面積Ｓ1 との面積比較は、図２に示すよ
うになる。
は次のようになる。 Ｓ2 ＝ＬｇＷ＋［２Ｗ−（Ｌ−Ｌｇ）・ｔａｎ（θ）］・（Ｌ−Ｌｇ）／２ ＝ＬＷ−（Ｌ−Ｌｇ）2 ｔａｎ（θ）／２ ここで、Ｗはトランジスタのゲート幅、Ｌはアクティブ
層の長さ、Ｌｇはゲート長、θはソース２及びドレイン
３のテーパ角度である。このようにすると、Ｌｇ＝０．
５μｍ、Ｗ＝１０μｍ、Ｌ＝３μｍの代表例では、従来
のトランジスタ面積Ｓ1 との面積比較は、図２に示すよ
うになる。
【００１９】ここで、図２には、トランジスタのアクテ
ィブ領域ゲート幅方向の最少寸法である［Ｗ−（Ｌ−Ｌ
ｇ）ｔａｎθ］も同時にプロットされている。θをあま
り大きくすると、［Ｗ−（Ｌ−Ｌｇ）ｔａｎθ］が小さ
くなり、ソース、ドレインコンタクト部分とチャネル間
での抵抗が大きくなるためのマイナス効果は考慮すべき
であるが、θが６０度程度では、［Ｗ−（Ｌ−Ｌｇ）ｔ
ａｎθ］は５．７μｍと十分に大きく、その場合でも面
積の縮小率は２０％程度と大きな効果がある。言い換え
れば、従来のトランジスタパターンと比較すると、同じ
くデザインルールで同じ性能を得るのに２０％もの微細
化が図れることになる。
ィブ領域ゲート幅方向の最少寸法である［Ｗ−（Ｌ−Ｌ
ｇ）ｔａｎθ］も同時にプロットされている。θをあま
り大きくすると、［Ｗ−（Ｌ−Ｌｇ）ｔａｎθ］が小さ
くなり、ソース、ドレインコンタクト部分とチャネル間
での抵抗が大きくなるためのマイナス効果は考慮すべき
であるが、θが６０度程度では、［Ｗ−（Ｌ−Ｌｇ）ｔ
ａｎθ］は５．７μｍと十分に大きく、その場合でも面
積の縮小率は２０％程度と大きな効果がある。言い換え
れば、従来のトランジスタパターンと比較すると、同じ
くデザインルールで同じ性能を得るのに２０％もの微細
化が図れることになる。
【００２０】図３は本発明の第２実施例を示すＭＯＳ型
半導体装置の平面図である。この図に示すように、この
第２実施例では、第１実施例におけるテーパ角度θを４
５度に限定したものである。この例では、従来と比較し
て、トランジスタのアクティブ面積を減少させることが
できるのは言うまでもない。さらに、一般にマスクを作
成する場合、電子ビーム描画装置を用いるが、現在の装
置ではその方式上９０度、４５度の倍数角度が高速に描
画できるようになっている。従って、この実施例のよう
に、９０度、４５度の倍数角度を用いると、第１実施例
と比較してマスク作製の電子ビーム描画が高速にでき
る。
半導体装置の平面図である。この図に示すように、この
第２実施例では、第１実施例におけるテーパ角度θを４
５度に限定したものである。この例では、従来と比較し
て、トランジスタのアクティブ面積を減少させることが
できるのは言うまでもない。さらに、一般にマスクを作
成する場合、電子ビーム描画装置を用いるが、現在の装
置ではその方式上９０度、４５度の倍数角度が高速に描
画できるようになっている。従って、この実施例のよう
に、９０度、４５度の倍数角度を用いると、第１実施例
と比較してマスク作製の電子ビーム描画が高速にでき
る。
【００２１】図６は本発明の第３実施例を示すＭＯＳ型
半導体装置の平面図である。この図に示すように、この
ＭＯＳトランジスタは、アクティブ領域が６角形状をな
しており、中央に６角形のゲート１１、このゲート１１
の両側に台形のソース１２とドレイン１３が形成されて
いる。ここで、Ｗはトランジスタのゲート幅、Ｌはアク
ティブ層の長さ、Ｌｇはゲート長、θはソース１２及び
ドレイン１３のテーパ角度である。第１実施例との相違
は、アクティブ領域が６角形になったことである。
半導体装置の平面図である。この図に示すように、この
ＭＯＳトランジスタは、アクティブ領域が６角形状をな
しており、中央に６角形のゲート１１、このゲート１１
の両側に台形のソース１２とドレイン１３が形成されて
いる。ここで、Ｗはトランジスタのゲート幅、Ｌはアク
ティブ層の長さ、Ｌｇはゲート長、θはソース１２及び
ドレイン１３のテーパ角度である。第１実施例との相違
は、アクティブ領域が６角形になったことである。
【００２２】この実施例では、アクティブ領域の面積を
Ｓ3 とすると、次のようになる。 Ｓ3 ＝ＬＷ−〔（Ｌ−Ｌｇ）2 ｔａｎ（θ）／２〕＋Ｌｇ2 ｔａｎ（θ）／２ ＝ＬＷ−（Ｌ2 −２ＬｇＬ）ｔａｎ（θ） Ｌ＞Ｌｇであるから、従来と比較して面積が減ることは
変わらない。さらに、第１実施例と比較して、パターン
が単純化されており、レイアウトデータをコンピュータ
処理する場合にデータ数が少なくて済み、高速化が図れ
るという利点がある。
Ｓ3 とすると、次のようになる。 Ｓ3 ＝ＬＷ−〔（Ｌ−Ｌｇ）2 ｔａｎ（θ）／２〕＋Ｌｇ2 ｔａｎ（θ）／２ ＝ＬＷ−（Ｌ2 −２ＬｇＬ）ｔａｎ（θ） Ｌ＞Ｌｇであるから、従来と比較して面積が減ることは
変わらない。さらに、第１実施例と比較して、パターン
が単純化されており、レイアウトデータをコンピュータ
処理する場合にデータ数が少なくて済み、高速化が図れ
るという利点がある。
【００２３】因みに、この実施例では頂点数は６個、第
１実施例では８個である。また、コンピュータ処理では
図形を３角形、あるいは４角形の組み合わせデータとし
て記憶する場合が多いが、この実施例では３角形２個と
４角形１個に分割できるのに比較して、第１の実施例で
は３角形４個と４角形３個、あるいは不規則なものを入
れても３角形４個と４角形１個のようにしか分割でき
ず、コンピュータ処理スピードで大きな差が生じる。
１実施例では８個である。また、コンピュータ処理では
図形を３角形、あるいは４角形の組み合わせデータとし
て記憶する場合が多いが、この実施例では３角形２個と
４角形１個に分割できるのに比較して、第１の実施例で
は３角形４個と４角形３個、あるいは不規則なものを入
れても３角形４個と４角形１個のようにしか分割でき
ず、コンピュータ処理スピードで大きな差が生じる。
【００２４】図７は本発明の第４実施例を示すＭＯＳ型
半導体装置の平面図である。この図に示すように、この
第４実施例では、第３実施例におけるテーパ角度θを４
５度に限定したものである。この実施例では、従来と比
較してトランジスタのアクティブ面積を減少させること
ができるのは言うまでもない。さらに、上記第２実施例
と同様に、レイアウトデータ処理高速化と、上記第３実
施例と同様に、マスク作製のための電子ビーム描画高速
化を図ることができる。
半導体装置の平面図である。この図に示すように、この
第４実施例では、第３実施例におけるテーパ角度θを４
５度に限定したものである。この実施例では、従来と比
較してトランジスタのアクティブ面積を減少させること
ができるのは言うまでもない。さらに、上記第２実施例
と同様に、レイアウトデータ処理高速化と、上記第３実
施例と同様に、マスク作製のための電子ビーム描画高速
化を図ることができる。
【００２５】図８は本発明の第５実施例を示すＭＯＳ型
半導体装置の配列パターンの平面図である。この図に示
すように、この実施例では、第１実施例のトランジスタ
パターンをＳｅａ ｏｆ Ｇａｔｅに見られるような、
複数のトランジスタを並べる際の方法を述べたものであ
る。ここで、隣のトランジスタのアクティブ領域との距
離は、デザインルールで決まる距離ｄとしてある。ｎ列
とｎ＋１列の間でアクティブ領域がずれ、ｎとｎ＋２列
で同じ配列となるように構成されている。
半導体装置の配列パターンの平面図である。この図に示
すように、この実施例では、第１実施例のトランジスタ
パターンをＳｅａ ｏｆ Ｇａｔｅに見られるような、
複数のトランジスタを並べる際の方法を述べたものであ
る。ここで、隣のトランジスタのアクティブ領域との距
離は、デザインルールで決まる距離ｄとしてある。ｎ列
とｎ＋１列の間でアクティブ領域がずれ、ｎとｎ＋２列
で同じ配列となるように構成されている。
【００２６】この実施例では、１つのトランジスタ領域
に占める面積Ｓ4 は次のようになる。 Ｓ4 ＝（Ｌ＋ｄ）｛Ｗ＋ｄ［１／〔ｃｏｓ（θ）−ｔａｎ（θ）〕］ ＋（Ｌｇ−Ｌ）ｔａｎ（θ）｝ このようにすれば、Ｌｇ＝０．５μｍ、Ｗ＝１０μｍ、
Ｌ＝３μｍの代表例では、従来のＳ1 である（Ｌ＋ｄ）
×（Ｗ＋ｄ）との面積比較は、図９に示すようになる。
例えば、θ＝６０度では、面積の縮小率は５０％と非常
に大きくなる。
に占める面積Ｓ4 は次のようになる。 Ｓ4 ＝（Ｌ＋ｄ）｛Ｗ＋ｄ［１／〔ｃｏｓ（θ）−ｔａｎ（θ）〕］ ＋（Ｌｇ−Ｌ）ｔａｎ（θ）｝ このようにすれば、Ｌｇ＝０．５μｍ、Ｗ＝１０μｍ、
Ｌ＝３μｍの代表例では、従来のＳ1 である（Ｌ＋ｄ）
×（Ｗ＋ｄ）との面積比較は、図９に示すようになる。
例えば、θ＝６０度では、面積の縮小率は５０％と非常
に大きくなる。
【００２７】言い換えれば、従来のトランジスタパター
ン配置と比較すると、同じデザインルールで同じ性能を
得るのに５０％もの微細化が図れることになる。図１０
は本発明の第６実施例を示す半導体装置の配列パターン
の平面図である。この実施例は、第３実施例のトランジ
スタパターンをＳｅａ ｏｆ Ｇａｔｅに見られるよう
な、複数のトランジスタを配列する方法について述べた
ものである。ここで隣のトランジスタのアクティブ領域
との距離は、デザインルールで決まる距離ｄとしてあ
る。
ン配置と比較すると、同じデザインルールで同じ性能を
得るのに５０％もの微細化が図れることになる。図１０
は本発明の第６実施例を示す半導体装置の配列パターン
の平面図である。この実施例は、第３実施例のトランジ
スタパターンをＳｅａ ｏｆ Ｇａｔｅに見られるよう
な、複数のトランジスタを配列する方法について述べた
ものである。ここで隣のトランジスタのアクティブ領域
との距離は、デザインルールで決まる距離ｄとしてあ
る。
【００２８】この実施例でも、１つのトランジスタ領域
に占める面積Ｓ5 は第３実施例と全く同じになるが、さ
らに第５実施例と比較してパターンが単純化されてお
り、レイアウトデータをコンピュータ処理する場合にデ
ータ数が少なくて済む。この実施例による効果は第３実
施例で説明した。図１１は本発明の第７実施例を示す半
導体装置の配列パターンの平面図である。
に占める面積Ｓ5 は第３実施例と全く同じになるが、さ
らに第５実施例と比較してパターンが単純化されてお
り、レイアウトデータをコンピュータ処理する場合にデ
ータ数が少なくて済む。この実施例による効果は第３実
施例で説明した。図１１は本発明の第７実施例を示す半
導体装置の配列パターンの平面図である。
【００２９】この実施例では、第２実施例に示したよう
に、トランジスタのアクティブ領域におけるテーパ角度
θを４５度に限定したものを、第５実施例に示すよう
に、トランジスタパターンをＳｅａ ｏｆ Ｇａｔｅに
見られるような、複数のトランジスタを並べる際の方法
を述べたものである。この実施例では、従来例と比較し
て、トランジスタのアクティブ面積が減少することは明
らかであるが、さらに第２実施例で示したように、マス
ク作製の電子ビーム描画が高速にできる。
に、トランジスタのアクティブ領域におけるテーパ角度
θを４５度に限定したものを、第５実施例に示すよう
に、トランジスタパターンをＳｅａ ｏｆ Ｇａｔｅに
見られるような、複数のトランジスタを並べる際の方法
を述べたものである。この実施例では、従来例と比較し
て、トランジスタのアクティブ面積が減少することは明
らかであるが、さらに第２実施例で示したように、マス
ク作製の電子ビーム描画が高速にできる。
【００３０】図１２は本発明の第８実施例を示す半導体
装置の配列パターンの平面図である。この実施例では、
第４実施例に示したように、トランジスタアクティブ領
域におけるテーパ角度θを４５度に限定したものを第６
実施例に示すように、トランジスタパターンをＳｅａ
ｏｆ Ｇａｔｅに見られるような、複数のトランジスタ
を並べる際の方法を述べたものである。
装置の配列パターンの平面図である。この実施例では、
第４実施例に示したように、トランジスタアクティブ領
域におけるテーパ角度θを４５度に限定したものを第６
実施例に示すように、トランジスタパターンをＳｅａ
ｏｆ Ｇａｔｅに見られるような、複数のトランジスタ
を並べる際の方法を述べたものである。
【００３１】この実施例では、従来例と比較して、トラ
ンジスタのアクティブ面積が減少することは明らかであ
るが、さらに、第４実施例で示したように、マスク作製
の電子ビーム描画が高速にできる。なお、本発明は、上
記実施例に限定されるものではなく、本発明の趣旨に基
づき種々の変形が可能であり、それらを本発明の範囲か
ら排除するものではない。
ンジスタのアクティブ面積が減少することは明らかであ
るが、さらに、第４実施例で示したように、マスク作製
の電子ビーム描画が高速にできる。なお、本発明は、上
記実施例に限定されるものではなく、本発明の趣旨に基
づき種々の変形が可能であり、それらを本発明の範囲か
ら排除するものではない。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ＭＯＳのアクティ
ブ領域をゲート幅方向に凸な６角形以上の多角形状にす
るようにしたので、従来のＭＯＳ型半導体装置の占める
面積に比して、同じデザインルールのもとで、微細化と
高速化を同時に達成することができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ＭＯＳのアクティ
ブ領域をゲート幅方向に凸な６角形以上の多角形状にす
るようにしたので、従来のＭＯＳ型半導体装置の占める
面積に比して、同じデザインルールのもとで、微細化と
高速化を同時に達成することができる。
【００３３】（２）請求項２記載の発明によれば、前記
アクティブ領域をゲート幅方向に凸な８角形の形状にす
るようにしたので、上記（１）の作用効果に加え、同じ
デザインルールで同じ性能を得るのに面積を低減するこ
とができ、微細化を図ることができる。例えば、テーパ
角度θを６０度とした場合、２０％もの微細化を図るこ
とができる。
アクティブ領域をゲート幅方向に凸な８角形の形状にす
るようにしたので、上記（１）の作用効果に加え、同じ
デザインルールで同じ性能を得るのに面積を低減するこ
とができ、微細化を図ることができる。例えば、テーパ
角度θを６０度とした場合、２０％もの微細化を図るこ
とができる。
【００３４】（３）請求項３記載の発明によれば、前記
アクティブ領域をゲート幅方向に凸な６角形の形状にす
るようにしたので、上記（１）の作用効果に加え、ＭＯ
Ｓ型半導体装置のパターンがより単純化されるために、
コンピュータ処理スピードの向上を図ることができる。 （４）請求項４記載の発明によれば、８角形又は６角形
の各辺のテーパ角度が４５度になるようにしたので、上
記（１）、（２）、（３）の作用効果に加え、マスク作
成の電子ビーム描画を高速に行うことができる。
アクティブ領域をゲート幅方向に凸な６角形の形状にす
るようにしたので、上記（１）の作用効果に加え、ＭＯ
Ｓ型半導体装置のパターンがより単純化されるために、
コンピュータ処理スピードの向上を図ることができる。 （４）請求項４記載の発明によれば、８角形又は６角形
の各辺のテーパ角度が４５度になるようにしたので、上
記（１）、（２）、（３）の作用効果に加え、マスク作
成の電子ビーム描画を高速に行うことができる。
【００３５】（５）請求項５記載の発明によれば、ＭＯ
Ｓのアクティブ領域がゲート幅方向に凸な６角形以上の
形状をしてなるＭＯＳ型トランジスタｎ列目とｎ＋１列
目とでその中心が交互にずれるように配置したので、従
来のＭＯＳ型半導体装置の配列パターンの占める面積に
比して、同じデザインルールのもとで、微細化と高速化
を同時に達成することができる。
Ｓのアクティブ領域がゲート幅方向に凸な６角形以上の
形状をしてなるＭＯＳ型トランジスタｎ列目とｎ＋１列
目とでその中心が交互にずれるように配置したので、従
来のＭＯＳ型半導体装置の配列パターンの占める面積に
比して、同じデザインルールのもとで、微細化と高速化
を同時に達成することができる。
【００３６】（６）請求項６記載の発明によれば、ＭＯ
Ｓのアクティブ領域がゲート幅方向に凸な６角形以上の
形状をしてなるＭＯＳ型トランジスタｎ列目とｎ＋１列
目とでその中心が交互にずれるとともに、ｎ、ｎ＋１列
方向にトランジスタのゲートを配置したので、上記
（５）に加え、ＭＯＳ型半導体装置の配列パターンのス
ペースファクタを高め、より微細化と高速化を同時に達
成することができる。
Ｓのアクティブ領域がゲート幅方向に凸な６角形以上の
形状をしてなるＭＯＳ型トランジスタｎ列目とｎ＋１列
目とでその中心が交互にずれるとともに、ｎ、ｎ＋１列
方向にトランジスタのゲートを配置したので、上記
（５）に加え、ＭＯＳ型半導体装置の配列パターンのス
ペースファクタを高め、より微細化と高速化を同時に達
成することができる。
【００３７】（７）請求項７記載の発明によれば、前記
アクティブ領域をゲート幅方向に凸な８角形の形状にす
るようにしたので、上記（５）に加え、ＭＯＳ型半導体
装置の配列パターンを同じデザインルールで同じ性能を
得るのに面積を低減することができ、微細化を図ること
ができる。例えば、テーパ角度θを６０度とした場合、
５０％もの微細化を図ることができる。
アクティブ領域をゲート幅方向に凸な８角形の形状にす
るようにしたので、上記（５）に加え、ＭＯＳ型半導体
装置の配列パターンを同じデザインルールで同じ性能を
得るのに面積を低減することができ、微細化を図ること
ができる。例えば、テーパ角度θを６０度とした場合、
５０％もの微細化を図ることができる。
【００３８】（８）請求項８記載の発明によれば、前記
アクティブ領域をゲート幅方向に凸な６角形の形状にす
るようにしたので、上記（５）に加え、ＭＯＳ型半導体
装置のパターンがより単純化されるために、コンピュー
タ処理スピードの向上を図ることができる。 （９）請求項９記載の発明によれば、８角形又は６角形
の各辺のテーパ角度が４５度になるようにしたので、Ｍ
ＯＳ型半導体装置のパターンのマスク作成の電子ビーム
描画を高速に行うことができる。
アクティブ領域をゲート幅方向に凸な６角形の形状にす
るようにしたので、上記（５）に加え、ＭＯＳ型半導体
装置のパターンがより単純化されるために、コンピュー
タ処理スピードの向上を図ることができる。 （９）請求項９記載の発明によれば、８角形又は６角形
の各辺のテーパ角度が４５度になるようにしたので、Ｍ
ＯＳ型半導体装置のパターンのマスク作成の電子ビーム
描画を高速に行うことができる。
【図１】本発明の第１実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図２】従来のＭＯＳ型半導体装置と本発明のＭＯＳ型
半導体装置のアクティブ領域の面積比を示す図である。
半導体装置のアクティブ領域の面積比を示す図である。
【図３】本発明の第２実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図４】従来のＭＯＳ型トランジスタのゲートパターン
を示す平面図である。
を示す平面図である。
【図５】従来のＭＯＳ型トランジスタの配列パターンを
示す平面図である。
示す平面図である。
【図６】本発明の第３実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図７】本発明の第４実施例を示すＭＯＳ型半導体装置
の平面図である。
の平面図である。
【図８】本発明の第５実施例を示すＭＯＳ型半導体装置
の配列パターンの平面図である。
の配列パターンの平面図である。
【図９】本発明の第５実施例を示すＭＯＳ型半導体装置
の配列パターンと従来のＭＯＳ型半導体装置の配列パタ
ーンとの面積比を示す図である。
の配列パターンと従来のＭＯＳ型半導体装置の配列パタ
ーンとの面積比を示す図である。
【図１０】本発明の第６実施例を示すＭＯＳ型半導体装
置の配列パターンの平面図である。
置の配列パターンの平面図である。
【図１１】本発明の第７実施例を示すＭＯＳ型半導体装
置の配列パターンの平面図である。
置の配列パターンの平面図である。
【図１２】本発明の第８実施例を示す半導体装置の配列
パターンの平面図である。
パターンの平面図である。
１，１１ ゲート ２，１２ ソース ３，１３ ドレイン
Claims (9)
- 【請求項１】 ＭＯＳのアクティブ領域をゲート幅方向
に凸な６角形以上の多角形状に形成するようにしたこと
を特徴とするＭＯＳ型半導体装置。 - 【請求項２】 請求項１記載のＭＯＳ型半導体装置にお
いて、前記アクティブ領域をゲート幅方向に凸な８角形
の形状に形成するようにしたことを特徴とするＭＯＳ型
半導体装置。 - 【請求項３】 請求項１記載のＭＯＳ型半導体装置にお
いて、前記アクティブ領域をゲート幅方向に凸な６角形
の形状に形成するようにしたことを特徴とするＭＯＳ型
半導体装置。 - 【請求項４】 請求項２又は３記載のＭＯＳ型半導体装
置において、８角形又は６角形の各辺のテーパ角度が４
５度になるようにしたことを特徴とするＭＯＳ型半導体
装置。 - 【請求項５】 ＭＯＳのアクティブ領域をゲート幅方向
に凸な６角形以上の多角形状をしてなるＭＯＳ型トラン
ジスタｎ列目とｎ＋１列目とで、その中心が交互にずれ
るように配置したことを特徴とするＭＯＳ型半導体装置
の配列パターン。 - 【請求項６】 ＭＯＳのアクティブ領域がゲート幅方向
に凸な６角形以上の多角形状をしてなるＭＯＳ型トラン
ジスタｎ列目とｎ＋１列目とでその中心が交互にずれる
とともに、ｎ、ｎ＋１列方向にトランジスタのゲートが
配置されるようにしたことを特徴とするＭＯＳ型半導体
装置の配列パターン。 - 【請求項７】 請求項５又は６記載のＭＯＳ型半導体装
置の配列パターンにおいて、前記アクティブ領域をゲー
ト幅方向に凸な８角形の形状に形成するようにしたこと
を特徴とするＭＯＳ型半導体装置の配列パターン。 - 【請求項８】 請求項５又は６記載のＭＯＳ型半導体装
置の配列パターンにおいて、前記アクティブ領域をゲー
ト幅方向に凸な６角形の形状に形成するようにしたこと
を特徴とするＭＯＳ型半導体装置の配列パターン。 - 【請求項９】 請求項５又は６記載のＭＯＳ型半導体装
置の配列パターンにおいて、８角形又は６角形の各辺の
テーパ角度が４５度になるようにしたことを特徴とする
ＭＯＳ型半導体装置の配列パターン。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08541195A JP3361913B2 (ja) | 1995-04-11 | 1995-04-11 | 半導体装置 |
| US08/619,013 US5760454A (en) | 1995-04-11 | 1996-03-20 | Pattern form of an active region of a MOS type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08541195A JP3361913B2 (ja) | 1995-04-11 | 1995-04-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288398A true JPH08288398A (ja) | 1996-11-01 |
| JP3361913B2 JP3361913B2 (ja) | 2003-01-07 |
Family
ID=13858070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08541195A Expired - Fee Related JP3361913B2 (ja) | 1995-04-11 | 1995-04-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5760454A (ja) |
| JP (1) | JP3361913B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153907A (en) * | 1998-09-18 | 2000-11-28 | Mosel Vitelic Inc. | IC layout structure for MOSFET having narrow and short channel |
| KR100434959B1 (ko) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | 반도체소자의 레이아웃 방법 |
| KR100479633B1 (ko) * | 2001-08-09 | 2005-04-06 | 산요덴키가부시키가이샤 | 반도체 장치 |
| JP2006165406A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008305837A (ja) * | 2007-06-05 | 2008-12-18 | Oki Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847426A (en) * | 1997-12-15 | 1998-12-08 | National Semiconductor Corporation | Contactless flash EPROM using poly silicon isolation |
| US6777742B2 (en) * | 2002-08-27 | 2004-08-17 | Macronix International Co., Ltd. | Hexagonal gate structure for radiation resistant flash memory cell |
| US7211840B2 (en) * | 2003-10-31 | 2007-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669865A (en) * | 1979-11-12 | 1981-06-11 | Mitsubishi Electric Corp | Field-effect type transistor |
| JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型２重拡散ｍｏｓｆｅｔ |
| EP0466463A1 (en) * | 1990-07-10 | 1992-01-15 | Kawasaki Steel Corporation | Basic cell and arrangement structure thereof |
| US5468982A (en) * | 1994-06-03 | 1995-11-21 | Siliconix Incorporated | Trenched DMOS transistor with channel block at cell trench corners |
| US5539246A (en) * | 1995-03-01 | 1996-07-23 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal semiconductor "gate " device |
-
1995
- 1995-04-11 JP JP08541195A patent/JP3361913B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-20 US US08/619,013 patent/US5760454A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153907A (en) * | 1998-09-18 | 2000-11-28 | Mosel Vitelic Inc. | IC layout structure for MOSFET having narrow and short channel |
| KR100479633B1 (ko) * | 2001-08-09 | 2005-04-06 | 산요덴키가부시키가이샤 | 반도체 장치 |
| KR100434959B1 (ko) * | 2001-12-31 | 2004-06-09 | 주식회사 하이닉스반도체 | 반도체소자의 레이아웃 방법 |
| JP2006165406A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008305837A (ja) * | 2007-06-05 | 2008-12-18 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7667244B2 (en) | 2007-06-05 | 2010-02-23 | Oki Semiconductor Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3361913B2 (ja) | 2003-01-07 |
| US5760454A (en) | 1998-06-02 |
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