JP5137947B2 - 効率的なトランジスタ構造 - Google Patents

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Description

関連出願の相互参照
本出願は、２００６年９月１３日に出願の米国仮出願番号６０／８２５、５１７、２００６年９月１日出願の米国仮出願番号６０／８２４、３５７、２００６年８月２３日出願の米国仮出願番号６０／８２３、３３２、２００６年８月１日出願の米国仮出願番号６０／８２１、００８、および、２００６年５月８日に出願の米国仮出願番号６０／７９８、５６８に基づく優先権の利益を主張する、２００６年９月２０日に出願の米国特許出願１１／５２４、１１３、２００６年１０月２５日出願の米国特許出願１１／５８６、４６７、２００６年１０月２５日出願の米国特許出願１１／５８６、４７０、および、２００６年１０月２５日出願の米国特許出願１１／５８６、４７１の継続出願である。上記出願の開示は、その全体を参照によりここに組み込む。
本発明は、トランジスタ構造に関し、より詳しくは、チップ領域を縮小したトランジスタ構造に関する。
集積回路またはチップは、相互接続されたトランジスタを多数有している。トランジスタおよび他の回路素子がさまざまな方法で相互接続されることによって、所望の回路機能が実現する。一般的に最も効率的なのは、単一のウェハに多数の集積回路を作製することである。処理の後、ウェハに作製された集積回路は、分離されてパッケージ化される。ウェハは、所定の集積回路サイズに対して一定の数の集積回路を収容することができる。集積回路内の個々のトランジスタのサイズを縮小することにより、集積回路全体のサイズを縮小することができる。これによって、各ウェハにおける集積回路またはチップの数を増やすと共に、集積回路のコストを下げることができる。
図１および２を参照すると、典型的なトランジスタ１０は、ドレイン１２、ゲート１４、ソース１６、本体１８、または、基板タップを有する。例えば、図１のトランジスタ１０は、ＮＭＯＳトランジスタである。ある状況では、本体１８は、図２に示されるように、ソース１６に接続される。
図３を参照すると、本体１８は、ｐ＋領域を有し、また、コンタクトタップ３０を有してもよい。ソース１６は、ｎ＋領域を有し、また、コンタクトタップ３２を有してもよい。ドレイン１２は、ｎ＋領域を有し、また、コンタクトタップ３４を有してもよい。図３の「...」で示されるようなトランジスタ１０の片側または両側に、追加のトランジスタが作製されてよい。
図４を参照すると、本体１８は、隣接するトランジスタのソース１６の間に形成されうる。本体１８は、主要なチップ領域を占め、トランジスタおよび集積回路を大きくする。図４の「...」で示されるように、トランジスタ１０の１つ以上の側面に追加のトランジスタが配置されてよい。
集積回路は、第１のソース、第１のドレイン、第２のソース、第１のソースと第１のドレインとの間に配置された第１のゲート、および、第１のドレインと第２のソースとの間に配置された第２のゲートを有する。第１および第２のゲートは、ドレイン内に交互に配置される第１および第２の領域を定める。第１および第２のゲートは、第２の領域よりも第１の領域内での方が間隔をより大きくとって配置される。
他の特長としては、第１の領域にはウェル基板コンタクトが配置される。あるいは、第１の領域にはＲ個のウェル基板コンタクトが配置され、ただし、Ｒは、１より大きい整数である。Ｒは、３より大きく７より小さい整数である。集積回路は、複数のトランジスタを有する。トランジスタは、ＰＭＯＳトランジスタを含む。Ｒウェル基板コンタクトは、Ｒ個のトランジスタのそれぞれと関連する。
他の特長としては、集積回路は、第２のドレイン、および、第２のソースと第２のドレインとの間に配置された第３のゲートを有する。第２および第３のゲートは、交互に配置される第３および第４の領域を定める。第２および第３のゲートは、第４の領域よりも第３の領域内での方が間隔をより大きくとって配置される。
さらに他の特長としては、第１の領域は、第４の領域近傍に配置され、第２の領域は、第３の領域近傍に配置される。第１および第３の領域は、Ｒ個のウェル基板コンタクトを含む。
集積回路を提供する方法は、第１のソースを提供することと、第１のドレインを提供することと、第２のソースを提供することと、第１のソースと第１のドレインの間に第１のゲートを配置することと、第１のドレインと第２のソースとの間に第２のゲートを配置することと、第１および第２のゲートを用い、ドレイン内に交互に配置される第１および第２の領域を定めることと、第２の領域より第１の領域内での方が間隔をより大きくとって第１のゲートおよび第２のゲートを配置することと、を含む。
他の特長としては、方法は、第１の領域にウェル基板コンタクトを配置することを含む。方法は、第１の領域にＲ個のウェル基板コンタクトを配置することを含む。ただし、Ｒは、１より大きい整数である。Ｒは、３より大きく７より小さい整数である。集積回路は、複数のトランジスタを有する。トランジスタは、ＰＭＯＳトランジスタを含む。方法は、Ｒ個のウェル基板コンタクトをＲ個のトランジスタのそれぞれと関連付けることを含む。
他の特長としては、方法は、第２のドレインを提供することと、第２のソースと第２のドレインとの間に第３のゲートを提供することと、第２および第３のゲートを用いて交互に配置される第３および第４の領域を定めることと、第４の領域よりも第３の領域において、より距離をおいて第２および第３のゲートを配置することと、をさらに含む。
他の特長としては、方法は、第４の領域の近傍に第１の領域を配置し、第３の領域の近傍に第２の領域を配置することを含む。第１および第３の領域は、Ｒ個のウェル基板コンタクトを含み、ただし、Ｒは、１より大きい整数である。
集積回路は、略矩形を有する第１のドレイン領域を有する。第１、第２、第３、および、第４のソース領域は、略矩形を有し、第１のドレイン領域の側面の近傍に配置される。ゲート領域は、第１、第２、第３、および、第４のソース領域と、第１のドレイン領域との間に配置される。第１、第２、第３、および、第４の基板コンタクト領域は、第１のドレイン領域の隅の近傍に配置される。
他の特長としては、第１、第２、第３、第４のソース領域の長さは、ドレイン領域の長さと実質的に等しい。第１、第２、第３、第４のソース領域の幅は、第１のドレイン領域の幅より小さい。第１、第２、第３、第４のソース領域の幅は、第１のドレイン領域の幅のほぼ半分である。
他の特長としては、第２のドレイン領域は、略矩形を有し、第１のソース領域の近傍に配置される１つの側面を有する。第５、第６、第７のソース領域は、略矩形を有する。第５、第６、第７のソース領域は、第２のドレイン領域の他の側面の近傍に配置される。
他の特長としては、ゲート領域は、第１、第５、第６、第７のソース領域と、第２のドレイン領域との間に配置される。第５および第６の基板コンタクト領域は、第２のドレイン領域の隅の近傍に配置される。集積回路は、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタを有する。
集積回路を提供する方法は、略矩形を有する第１のドレイン領域を提供することと、略矩形を有する第１、第２、第３、第４のソース領域の側面を第１のドレイン領域の側面の近傍に配置することと、第１、第２、第３、第４のソース領域と、第１のドレイン領域との間にゲート領域を配置することと、第１、第２、第３、第４の基板コンタクト領域を第１のドレイン領域の隅に隣接して配置することと、を含む。
他の特長としては、第１、第２、第３、第４のソース領域の長さは、ドレイン領域の長さと実質的に等しい。第１、第２、第３、第４のソース領域の幅は、第１のドレイン領域の幅より小さい。第１、第２、第３、第４のソース領域の幅は、第１のドレイン領域の幅のほぼ半分である。
他の特長としては、方法は、略矩形を有する第２のドレイン領域の１つの側面を、第１のソース領域に隣接して配置することと、略矩形を有する第５、第６、第７のソース領域を、第２のドレイン領域の他の側面の近傍に配置することと、を含む。方法は、第１、第５、第６、第７のソース領域と第２のドレイン領域との間にゲート領域を配置することを含む。方法は、第５および第６の基板コンタクト領域を第２のドレイン領域の隅の近傍に配置することを含む。集積回路は、ＬＤＭＯＳＦＥＴ（ｌａｔｅｒａｌｌｙ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタを含む。
集積回路は、水平および垂直の中心線の少なくとも１つに対して対称形を有する第１のドレイン領域を有する。第１のゲート領域は、第１のドレイン領域を囲む第１の形状を有する。第２のドレイン領域は、対称形を有する。第２のゲート領域は、第２のドレイン領域を囲む第１の形状を有する。接続ゲート領域は、第１のゲート領域と第２のゲート領域とを接続する。第１のソース領域は、第１のゲート領域、第２のゲート領域、および、接続ゲート領域の１つの側面に隣接して配置される。第２のソース領域は、第１のゲート領域、第２のゲート領域、および、接続ゲート領域の１つの側と隣接するかまたは１つの側に配置される。
他の特長としては、対称形は、中心から離れていくほど細くなっていく。第１および第２の基板コンタクトは、第１および第２のソース領域に配置される。集積回路は、ＬＤＭＯＳＦＥＴ（ｌａｔｅｒａｌｌｙ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタを含む。
他の特長としては、対称形は、円形である。対称形は、楕円形である。対称形は、多角形である。対称形は、六角形である。
集積回路を提供する方法は、水平および垂直の中心線の少なくとも１つに対して対称形を有する第１のドレインを提供することと、第１のドレイン領域を囲む第１の形状を有する第１のゲート領域を提供することと、対称形を有する第２のドレイン領域を提供することと、第２のドレイン領域を囲む第１の形状を有する第２のゲート領域を提供することと、接続ゲート領域を第１および第２のゲート領域に接続することと、第１のソース領域を、第１のゲート領域、第２のゲート領域、および、接続ゲート領域の１つの側面に隣接して配置することと、第２のソース領域を第１のゲート領域、第２のゲート領域、および、接続ゲート領域の１つの側に隣接して配置することと、を含む。
他の特長としては、対称形は、中心から遠ざかるほど細くなっていく。他の特長としては、方法は、第１および第２のソース領域に第１および第２の基板コンタクトを配置することを含む。集積回路は、ＬＤＭＯＳＦＥＴ（ｌａｔｅｒａｌｌｙ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタを含む。
他の特長としては、対称形は、円形である。対称形は、楕円形である。対称形は、多角形である。対称形は、六角形である。
集積回路は、略矩形を有する第１および第２のドレイン領域を含む。第１、第２、および、第３のソース領域は、略矩形を有し、第１のソース領域は、第１のドレイン領域の第１の側面と第２のドレイン領域の第１の側面との間に配置され、第２および第３のソース領域は、第１のドレイン領域の第２の側面、および、第２のドレイン領域の第２の側面の近傍に配置される。第４のソース領域は、第１のドレイン領域の第３の側面、および、第２のドレイン領域の第３の側面の近傍に配置される。第５のソース領域は、第１のドレイン領域の第４の側面、および、第２のドレイン領域の第４の側面の近傍に配置される。ゲート領域は、第１、第２、第３、第４、第５のソース領域と、第１および第２のドレイン領域との間に配置される。第１および第２のドレインコンタクトは、第１および第２のドレイン領域に配置される。
集積回路を提供する方法は、略矩形を有する第１および第２のドレイン領域を提供することと、第１のドレイン領域の第１の側面と第２のドレイン領域の第１の側面との間に第１のソース領域を配置することと、第２および第３のソース領域を第１のドレイン領域の第２の側面および第２のドレイン領域の第２の側面の近傍に配置することと、第４のソース領域を第１のドレイン領域の第３の側面および第２のドレイン領域の第３の側面の近傍に配置することと、第５のソース領域を第１のドレイン領域の第４の側面および第２のドレイン領域の第４の側面の近傍に配置することと、第１、第２、第３、第４、第５のソース領域と、第１および第２のドレイン領域との間にゲート領域を配置することと、第１および第２のドレイン領域内に第１および第２のドレインコンタクトを配置することと、を含む。
集積回路および方法の他の特長としては、第１、第２、第３のソース領域の長さは、第１のドレイン領域の長さと実質的に等しい。第４および第５のソース領域の長さは、第１および第２のドレイン領域の長さ以上である。第１、第２、第３のソース領域の幅は、第１のドレイン領域の幅より小さい。第１、第２、第３のソース領域の幅は、第１のドレイン領域の幅のほぼ半分である。第４および第５のソース領域は、その側面から駆動される。第１および第２のドレインコンタクトのサイズは、最小ドレインコンタクトのサイズより大きい。ドレインコンタクトは、規則正しい形状、または、不ぞろいな形状を有する。ドレインコンタクトは、正方形、矩形、または、十字形である。第１、第２、第３のソース領域は、ソースコンタクトを含む。第１および第２のドレイン領域と、第１、第２、および、第３のソース領域とは、第１の行、および、さらにＮ個の追加の行に配置され、Ｎ個の追加の行の少なくとも１つのドレイン領域は、第４および第５のソース領域の１つを共有する。
集積回路は、略矩形を有する第１および第２のドレイン領域を含む。第１、第２、および、第３のソース領域は、略矩形を有し、第１のソース領域は、第１のドレイン領域の第１の側面と第２のドレイン領域の第１の側面との間に配置され、第２および第３のソース領域は、第１のドレイン領域の第２の側面および第２のドレイン領域の第２の側面の近傍に配置される。第４のソース領域は、第１のドレイン領域の第３の側面および第２のドレイン領域の第３の側面の近傍に配置される。第５のソース領域は、第１のドレイン領域の第４の側面および第２のドレイン領域の第４の側面の近傍に配置される。ゲート領域は、第１、第２、第３、第４、第５のソース領域と、第１および第２のドレイン領域との間に配置される。第１および第２のドレインコンタクトは、第１および第２のドレイン領域に配置される。
集積回路を提供する方法は、略矩形を有する第１および第２のドレイン領域を提供することと、第１のドレイン領域の第１の側面と第２のドレイン領域の第１の側面との間に第１のソース領域を配置することと、第２および第３のソース領域を第１のドレイン領域の第２の側面および第２のドレイン領域の第２の側面の近傍に配置することと、第４のソース領域を第１のドレイン領域の第３の側面および第２のドレイン領域の第３の側面の近傍に配置することと、第５のソース領域を第１のドレイン領域の第４の側面および第２のドレイン領域の第４の側面の近傍に配置することと、第１、第２、第３、第４、第５のソース領域と、第１および第２のドレイン領域との間にゲート領域を配置することと、第１および第２のドレイン領域内に第１および第２のドレインコンタクトを配置することと、を含む。
集積回路および方法の他の特長としては、第１、第２、第３のソース領域の長さは、第１のドレイン領域の長さと実質的に等しい。第４および第５のソース領域の長さは、第１および第２のドレイン領域の長さ以上である。第１、第２、第３のソース領域の幅は、第１のドレイン領域の幅より小さい。第１、第２、第３のソース領域の幅は、第１のドレイン領域の幅のほぼ半分である。第４および第５のソース領域は、その側面から駆動される。第１および第２のドレインコンタクトのサイズは、最小ドレインコンタクトのサイズより大きい。ドレインコンタクトは、規則正しい形状、または、不ぞろいな形状を有する。ドレインコンタクトは、正方形、矩形、または、十字形である。第１、第２、第３のソース領域は、ソースコンタクトを含む。第１および第２のドレイン領域と、第１、第２、および、第３のソース領域とは、第１の行、および、さらにＮ個の追加の行に配置され、Ｎ個の追加の行の少なくとも１つのドレイン領域は、第４および第５のソース領域の１つを共有する。
本発明の適用性のさらなる領域は、以下の詳細な説明から明らかになるであろう。詳細な説明および特定の例は、本発明の好適な実施形態を示すが、例示に過ぎず、本発明の範囲を限定する意図はないことを理解されたい。
以下の詳細な説明および添付の図面から本発明は完全に理解されるだろう。
従来技術における、ドレイン、ソース、ゲート、および、本体を有するトランジスタの電気記号である。
従来技術における、ドレイン、ソース、ゲート、および、ソースに接続された本体を有するトランジスタの電気記号である。
従来技術における図２のトランジスタの典型的なレイアウトを示す。
従来技術における一列に配置された多数のトランジスタの典型的なレイアウトを示す。
ソースに配置された本体を含むトランジスタの第１典型的なのレイアウトである。
ゲートと位置合わせされたエッジを有する本体を含むトランジスタの第２の典型的なレイアウトを平面図に示す。
ソースに配置された本体を有するトランジスタの第２の典型的なレイアウトを示す。
ソースに配置された本体を有するトランジスタの第３の典型的なレイアウトを示す。
ソースに配置された本体を有するトランジスタの第４の典型的なレイアウトを示す。
ソースに配置された本体を有するトランジスタの第５の典型的なレイアウトを示す。
従来技術におけるＰＭＯＳトランジスタの断面図である。
ウェル基板コンタクトを含む第６の典型的なレイアウトを示す平面図である。
ＲＤＳｏｎを減少させるための第７の典型的なレイアウトを示す平面図である。
図１２Ａの第７の典型的なレイアウトを示す平面図である。
ＲＤＳｏｎを減少させるための第８の典型的なレイアウトを示す平面図である。
図１２Ｃと同様のＲＤＳｏｎを減少させるための第９の典型的なレイアウトを示す平面図である。
図１２Ｃと同様のＲＤＳｏｎを減少させるための第１０の典型的なレイアウトを示す平面図である。
他の典型的なドレインコンタクトを示す。
ＲＤＳｏｎを減少させるための第１１の典型的なレイアウトを示す平面図である。
ＲＤＳｏｎを減少させるための第１２の典型的なレイアウトを示す平面図である。
ＲＤＳｏｎを減少させるための第１３の典型的なレイアウトを示す平面図である。
以下の好適な実施形態の説明は、事実上単なる例に過ぎず、本発明、その用途、または、使用を限定することを意図しない。説明を明確にする目的で、図面中では同様の構成要素を識別するのに同様の参照符号が用いられる。図中「...」として示されるようなトランジスタの１つ以上の側面に追加のトランジスタが配置されてよい。
図５Ａおよび５Ｂを参照すると、１つ以上のソース５４、および、１つ以上のドレイン５６を有する本発明におけるトランジスタ５０が示されている。ソース５４およびドレイン５６は、ｎ＋領域を含む。ＮＭＯＳトランジスタが示されているが、当業者であれば、本発明は、ＰＭＯＳトランジスタなどの他のタイプのトランジスタにも適用できると理解できよう。ゲート５８は、ソース５４とドレイン５６との対に接するよう挟まれている。一実施態様では、ソース５４の両側に配置されたゲート５８は、６４に示すように互いに接続されている。しかしながら、他の構成では、ゲート５８は必ずしも互いに接続されていなくてもよい。
ｐ＋領域を含む本体６６は、ソース５４の内部に配置される。本体６６は、その中央部と隣接するゲートとの間隔が狭くなるにつれ、細くなっていくような形状を好ましくは有する。図５Ａおよび５Ｂの平面図では、本体６６は、ゲート５８と接触してもしなくてもよい。換言すれば、本体６６の一端または両端は、（図５Ａに示すような）平面図ではゲート５８から離れているか、および／または、（図５Ｂに示すような）平面図ではゲートと実質的に位置合わせされてよい。ソース５４の領域を一部本体６６の領域として使うことにより、トランジスタ５０の全体のサイズは、従来のトランジスタに比べて小さくなる。図５に示される典型的な実装では、本体６６は、ダイヤモンド形を有する。
図６および７を参照すると、本体６６の他の典型的な形状が示されている。図６では、本体６６は、六角形である。図７では、本体は、略フットボール形である。当業者であれば、他にも多数の適切な形状があると理解できよう。例えば、図８には円形の本体が示されている。他の適切な形状は、楕円形、八角形などを含む。
図８および９を参照すると、ゲート５８は、コンタクトタップがない場合には、接近して配置され、コンタクトタップがある場合には、間隔を置いて配置されてよい。図８では、ソースのコンタクトタップ７０は、本体６６には配置されず、隣り合うゲート５８が間隔を置いて配置されている領域内に配置される。図９では、本体のコンタクトタップ８０は本体６６内に配置され、かつ、隣接するゲート５８が間隔を置いて配置されるソース５４内に配置される。
図１０を参照すると、ＰＭＯＳトランジスタ１２０が示されている。ＰＭＯＳトランジスタ１２０は、ゲートコンタクト１２２、ソースコンタクト１２６、ドレインコンタクト１２８、および、負の（Ｎ）ウェルコンタクト１３０を有する。ソースコンタクト１２６は、Ｎ型基板層１３８に形成されたＰ＋＋領域１３４への接続を提供する。Ｎ型層１３８は、Ｐ型基板１４０内に形成されている。Ｐ＋＋領域１３４は、ソースを形成する。ドレインコンタクト１２８は、Ｎ型層１３８に形成されるＰ＋＋領域１３６への電気的接続を提供する。Ｐ＋＋領域１３６は、ドレインを形成する。Ｎウェルコンタクト１３０は、Ｎ＋＋領域１４１またはＮウェルへの接続を提供する。
図１１を参照すると、第６の典型的なレイアウトの平面図が示されている。ＰＭＯＳおよび／またはＮＭＯＳトランジスタなどのいくつかのトランジスタ設計にとっては、静電放電（ＥＳＤ）は、他の設計基準に比べあまり重要でない。したがって、Ｎウェル接触面は、最小限でよい。ＰＭＯＳトランジスタに関しては、Ｎウェル接触面は、ＮＭＯＳトランジスタの接触面のほぼ２．５乃至３倍であってよい。ソース−ドレイン抵抗は、あまり重要でない。したがって、図１１におけるレイアウトでは、最小限のＮウェル接触面およびソース−ドレイン領域である。当業者であれば、上記説明はＰＭＯＳトランジスタに関するものであるが、同様の原理がＮＭＯＳトランジスタにも当てはまると理解できよう。
図１１に示すレイアウトでは、ゲート領域２００−１、２００−２、...２００−Ｇ（まとめてゲート領域またはゲート２００と呼ぶ）は、ソース領域２２４−１、２２４−２、...２２４−Ｓ（まとめてソース領域２２４と呼ぶ）と、ドレイン領域２２０−１、２２０−２、...、２２０−Ｄ（まとめてドレイン領域２２０と呼ぶ）との間に形成される。隣り合うゲート２００−１および２００−２は、領域２１０を定め、当該領域２１０の幅は、その直後の領域２１２の幅より広い。ドレイン領域２２０およびソース領域２２４は、隣り合うゲート２００間に交互に形成される。
トランジスタ群２３０−１１、２３０−１２、...、２３０−ＸＹ（まとめてトランジスタ群２３０と呼ぶ）は、隣り合って配置される。隣り合うトランジスタ群２３０は、Ｒ個のＮウェルコンタクト２６０を共有し、ただし、Ｒは、１より大きい整数である。Ｒ個のＮウェルコンタクト２６０は、領域２１０内の隣り合うトランジスタ群２３０間に配置されてよく、この場合、ゲート２００はさらに間隔を置いて配置されている。
ソース−ドレイン領域は、このレイアウトでは、最小化されている。例えば、各群は、４乃至６のトランジスタを有してよい。Ｒ個のＮウェルコンタクト２６０は、垂直および水平の両方向に隣り合う群を提供する。したがって、Ｒ個のＮウェルコンタクト２６０のない隣り合う群の付き合わされた端同士は、ゲート間隔が狭い領域２１２にあってよい。換言すると、ゲート２００の間隔を狭めて配置することにより、Ｒ個のＮウェルコンタクト２６０をなくして領域２１２の面積を最小化できる。
図１２を参照すると、ＬＤＭＯＳ（ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタ３００が示されている。このレイアウトは、オンにされたドレイン−ソース抵抗ＲＤＳｏｎを小さくする傾向にある。トランジスタ３００は、ソース（Ｓ）領域３０４、ドレイン（Ｄ）領域３０６、および、ゲート３１０を有する。ソース領域３０４のいくつか、または、すべては、１つ以上のソースコンタクト３１１を有しても有さなくてもよい。説明の便宜上、すべてのソース領域３０４がソースコンタクト３１１を有するようには示していない。
ゲート３１０は、チェッカーボードパターンを定める。ソース領域３０４は、ドレイン領域３０６の側面に沿って配置される。より詳しくは、ドレイン領域３０６は、略矩形を有しうる。ソース領域３０４は、略矩形を有するドレイン領域３０６の各側面に沿って配置され得る。基板コンタクト３３０は、隣り合うソース領域３０４の交点におけるドレイン領域３０６の隅の近傍に設けられてよい。ドレインコンタクト３３４は、ドレイン領域３０６内の中心位置に設けられてよい。
各ドレイン領域３０６は、他の隣接するドレイン領域３０６と共通のソース領域３０４の近傍に配置されてよい。図１２Ａにおけるドットで囲まれた領域３３１内では、ドレイン領域３０６−１と、ドレイン領域３０６−２とでソース領域３０４−１を共有する。ドレイン領域３０６−１と、ドレイン領域３０６−３とでソース領域３０４−２を共有する。ドレイン領域３０６−１と、ドレイン領域３０６−４とでソース領域３０４−３を共有する。ドレイン領域３０６−１と、ドレイン領域３０６−５とでソース領域３０４−４を共有する。隣り合うドレイン領域３０６ではこのパターンが繰り返される。
ドレイン領域３０６のそれぞれの面積は、ソース領域３０４のそれぞれの面積の２倍以上であってよい。図１２Ａでは、ドレイン領域３０６は、幅「ｂ」および高さ「ａ」を有する。ソース領域３０４は、幅（または高さ）「ｄ」および高さ（または幅）「ｃ」を有する。ドレイン領域３０６は、ソース領域３０４と実質的に同じ長さを有してよい。ドレイン領域３０６は、ソース領域３０４の幅の２倍以上の幅を有してよい。
図１２Ｂを参照すると、図１２Ａのレイアウトの一部がより詳細に示されている。ドレインコンタクト３３４−１および３３４−３は、ドレイン領域３０６−１および３０６−３とそれぞれ関係する。基板コンタクト３３０は、ドレイン領域３０６−１の隅の近傍に配置される。ソースコンタクト３１１−１、３１１−２、...、３１１−Ｂは、ソース領域３０４−２および３０４-４に隣接して配置され、ただし、Ｂは、整数である。ドレインコンタクト３３４−１および３３４−３は、ドレイン領域３０６−１、３０６−３のそれぞれに配置されてよい。ドレインコンタクト３３４−１は、ソース領域３０４−２におけるソースコンタクト３１１−１より大きい面積を定めうる。
ドレイン領域３０６−３と、隣り合うソース領域３０４−２のソースコンタクト３１１−１、３１１−２、...３１１−Ｂとの間を流れる実質的にすべての電流は、ドレインコンタクト３３４−３の対向部分３３５と、ソース領域３０４−２におけるソースコンタクト３１１−１、３１１−２、...３１１−Ｂのそれぞれの対向部分３３７−１．３３７−２...３３７−Ｂとの間を流れる。ドレインコンタクト３３４−３の他の対向部分と、他の隣り合うソース領域３０４−５、３０４−６、および、３０４−７におけるソースコンタクト（図示せず）との間でも同様に電流が流れる。
図１２Ｃを参照すると、ＬＤＭＯＳ（ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）トランジスタ３４０の他の典型的な高密度レイアウトが示されている。このレイアウトは、低ターンオンドレイン−ソース抵抗ＲＤＳｏｎを提供する傾向にある。トランジスタ３４０は、ソース領域３０４−１１、３０４−１２、...３０４−４Ｑ、ドレイン領域３０６−１１、３０６−１２、...３０６−４Ｔ、および、ゲート３１０を含み、ＱおよびＴは、整数である。図１２Ｃには４つの行が示されているが、より多いおよび／またはより少ない行および／または列も用いられる。ソース領域３０４のいくつかまたはすべては、ソースコンタクト３１１を有しても有しなくてもよい。説明の便宜上、すべてのソース領域３０４がソースコンタクトを有するようには示していない。例えば、ソース領域３０４−１２は、ソースコンタクト３１１−１、３１１−２、...３１１−Ｂを有し、Ｂは、整数である。
ドレイン領域３０６の行（または列）の間には他の細長いソース領域３４４−１、３４４−２、３４４−３、...３４４−Ｒが配置され、図１２Ｃにおけるレイアウトの片側または両側（または上面）に配置されたドライバ３４６−１、３４６−２、...３４６−Ｒで駆動されてよい。細長いソース領域３４４−１、３４４−２、３４４−３、...３４４−Ｒは、少なくともドレイン領域３０６−１１および３０６−１２などの少なくとも２つのドレイン領域３０６の側面の近傍に延びてよい。
ドレイン領域３０６（ドレイン領域３０６−１１など）のそれぞれは、ソース領域３０４（例えばソース領域３０４−１２）のそれぞれの面積の２倍以上の面積を有してよい。ドレイン領域３０６（ドレイン領域３０６−１１など）は、ソース領域３０４（ソース領域３０４−１２）と実質的に同じ長さを有してよい。ドレイン領域３０６（ドレイン領域３０６−１１）の幅は、ソース領域３０４（ソース領域３０４−１２）の幅の２倍以上であってよい。
基板コンタクト３４７−１１、３４７−１２、３４７−２１、３４７−２２、３４７−２３、...３４７−５１、３４７−５２（まとめて基板コンタクト３４７と呼ぶ）は、細長いソース領域３４４のいくつかまたはすべてに配置されてもされなくてもよい。基板コンタクト３４７の配置および数は、細長いソース領域３４４すべてに対して均一かまたはそれぞれによって異なってもよい。単なる例として、図１２Ｃに示されている基板コンタクト３４７は、隣り合う細長いソース領域３４４における基板コンタクト３４７とオフセットにされてよい。細長いソース領域３４４のそれぞれは、隣り合う細長いソース領域３４４と同数または異なる数の基板コンタクト３４７を有してよい。基板コンタクト３４７は、図示されるように位置合わせされているかまたはオフセットにされてよい。いくつかの細長いソース領域３４４は、基板コンタクト３４７を含まなくてもよい。他のバリエーションも考慮される。
図１２Ｄを参照すると、第１の領域３４５−Ａ１、３４５−Ａ２、３４５−Ａ３、および、３４５−Ａ４は、有益なトランジスタ領域を提供しうる。例えば、第１の領域３４５−Ａ１、３４５−Ａ２、３４５−Ａ３、および、３４５−Ａ４は、ドレイン領域３０６−１２と、ソース領域３０４−１２、３４４−１、３０４−１３、および、３４４−２との間にそれぞれ配置されうる。第２の領域３４５−Ｂ１、３４５−Ｂ２、３４５−Ｂ３、および、３４５−Ｂ４は、有益なトランジスタ領域を提供しない。例えば、第２の領域３４５−Ｂ１、３４５−Ｂ２、３４５−Ｂ３、および、３４５−Ｂ４は、ソース領域３０４−１２、３４４−１、３０４−１３、および、３４４−２の間に配置されてよい。
いくつか実施態様において、基板コンタクト３４７−１１、３４７−１２、３４７−２１、３４７−２２、３４７−２３、...は、例えば、図１２Ｄに示すようなソース領域３４４−１、３４４−２、...３４４−Ｒの第２の領域３４５−Ｂ１、３４５−Ｂ２、３４５−Ｂ３、および、３４５−Ｂ４のいくつかまたはすべてに配置されてもされなくてもよい。基板コンタクト３４７−１１、３４７−１２、３４７−２１、３４７−２２、３４７−２３、...は、細長い基板領域３４４−１および３４４−２に配置され、ＲＤＳ＿ＯNを下げる傾向にある。基板コンタクト３４７−１１、３４７−１２、３４７−２１、３４７−２２、３４７−２３、...は、（図１２Ａに示すような）ソース領域３０４の幅「ｃ」以下の高さと、（図１２Ａに示すような）ソース領域３０４の幅「ｄ」以下の幅とを有する。
図１２Ｅを参照すると、対の細長いソース領域３４４−１Ａと３４４−１Ｂとの間には基板コンタクト３３０−１が設けられ、対の細長いソース領域３４４−２Ａと３４４−２Ｂとの間には基板コンタクト３３０−２が設けられる。細長いソース領域３４４−１Ａおよび３４４−２Ａは、ドライバ３４６−１Ａおよび３４６−２Ａにより１つの側面から駆動される。細長いソース領域３４４−１Ｂおよび３４４−２Ｂは、ドライバ３４６−１Ｂおよび３４６−２Ｂにより他の側面から駆動される。
図１２Ａ−１２Ｅにおけるドレインコンタクト３３４は、最小サイズ、または、最小サイズより大きいサイズを有する。ドレインコンタクト３３４は、単純な形または矩形、および／または、不規則な形または複雑な形を有しうる。例えば、ドレインコンタクト３３４は、（図１２Ａの３４４に示すような）正方形または矩形、（図１２Ｆの３４４−Ｗに示すような）十字形、（図１２Ｇおよび１２Ｈの３３４−Ｘ、および、３３４−Ｙにそれぞれ示すような）クローバーの葉の形、（図１２Ｉの３３４−Ｚに示すような）変形十字形の領域、および、または、例えば、これらに限定されないが、ダイヤモンド形、円形、対称形、非対称形などの他の適切な形状を有してよい。基板コンタクト３４７は、ドレインコンタクト３３４と同様の単純なまたは規則的な形状、および／または、不規則なまたは複雑な形状を有してよい。
いくつかの実施態様では、所定のソース領域におけるソースコンタクトＢの数は、１より大きく６より小さい整数であってよい。いくつかの実施態様では、Ｂは、３または４であってよい。ドレインコンタクト３３４−３の面積は、２＊Ｂ＊（ソースコンタクト３１１−１、３１１−２、...３１１−Ｂの面積の１つ）以上である。例えば、Ｂが３であるとき、ドレインコンタクト領域３３４−３は、ソースコンタクト３１１−１、３１１−２、...または、３１１−Ｂの１つの面積のほぼ６倍以上である。Ｂが４であるとき、ドレインコンタクト領域３３４−３は、ソースコンタクト３１１−１、３１１−２、...または、３１１−Ｂの１つの面積のほぼ８倍以上である。
ドレインコンタクト３３４のサイズが対応するドレイン領域３０６に対して大きくなると、オーバーエッチングが起きる可能性がある。換言すると、エッチングプロセスは、隣り合う領域および／または下位層に悪影響を及ぼしうる。オーバーエッチングの問題を軽減すべく、ドレインコンタクト３３４は図１２Ｆ−１２Ｉにおける複雑な形状、および／または、他の複雑な形状をとってよい。または、ドレインコンタクト３３４は、当該ドレインコンタクト３３４内および／または下までイオンが深く注入されてよい。
細長いソース領域３４４には、基板コンタクト３３０を配置する代わりに、領域３４５−Ｂ１、３４５−Ｂ２、３４５−ｂ３、および、３４５−Ｂにおけるソース領域３４４の片側または両側に緩衝域が設けられてよい。基板コンタクト３３０は、緩衝域内に配置されうる。細長いソース領域３４４の形状が干渉域の反対側で調整されることにより、緩衝域の効果を相殺し、緩衝域近傍の細長いソース領域３４４における面積内の電流密度の減少を防ぐことができる。
図１３−１５を参照すると、ドレイン、ソース、および、ゲート領域は、ＲＤＳＯＮを最小化するのに用いられうる他の形状を有してもよい。例えば、ドレイン領域３４８は、図１３に示すような円形、図１４に示すような楕円形、および／または、他の適切な形状を有してよい。ゲート領域３４９は、線形ゲート接続領域３５２により接続される円形ゲート領域３５０を含む。同様の要素は、図１４内にプライム記号「'」を用いて表される。ドレイン領域３４８は、円形ゲート領域３５０内に配置される。ソース領域３６０は、円形ゲート領域３５０の内部以外の領域におけるゲート領域３４９間に配置される。基板コンタクト３６４は、ソース領域３６０に配置される。ドレイン領域３４８は、コンタクト領域３６６を有しうる。線形ゲート領域３５２は、密度を上げるべく最小化される垂直方向の間隔「ｇ」を有しうる。同様に、隣り合う円形ゲート領域３５０間の「ｆ」で示される左右の間隔も、密度を上げるために最小化されてよい。
ドレイン領域３６８は、多角形であってもよい。例えば、ドレイン領域は、図１５に示すような六角形を有しうるが、他の形状であってもよい。ゲート領域３６９は、線形ゲート接続領域３７２により接続される六角形のゲート領域３７０を含む。ドレイン領域３６８は、六角形のゲート領域３７０内に配置される。ソース領域３８０は、六角形のゲート領域３７０の内部以外の領域におけるゲート領域３６９間に配置される。基板コンタクト３８４は、ソース領域３８０内に配置される。ドレイン領域は、コンタクト領域３８６を含みうる。線形ゲート接続領域３７２は、密度を上げるべく最小化される垂直方向の間隔「ｊ」を好ましくは有する。同様に、隣り合う六角形のゲート領域３７０間の「ｉ」で示される左右の間隔も密度を上げるべく最小化される。
図１３乃至１５から理解できるように、ドレインおよびゲート領域の形状は、ドレイン領域の水平および垂直の中心線の少なくとも１つに関して対称であるいかなる形状であってもよい。図１３乃至１５におけるトランジスタは、ＬＤＭＯＳトランジスタであってよい。ドレイン領域の形状は、任意の対称形を含みうる。形状は、ドレイン領域の中心点からの距離が大きくなるほど、および／または、１つ以上のトランジスタに対するドレイン領域の中心点からの距離が一方向に大きくなるほど、先が細くなっていってよい。
当業者であれば、上記記載から、本発明の広い教示はさまざまな形式で実装されうることが明らかであろう。したがって、これまで特定の例と関連付けて本発明を説明してきたが、本発明の真の範囲は、それらに限定されるべきでなく、図面、明細書、および、添付の請求項の教示に基づき、他の修正も当業者には明らかであろう。

Claims (6)

  1. 第１のソースと、
    第１のドレインと、
    第２のソースと、
    前記第１のソースと前記第１のドレインとの間に配置される第１のゲートと、
    前記第１のドレインと前記第２のソースとの間に配置される第２のゲートと、
    ウェルコンタクトと、
    を備え、
    前記第１のゲートおよび前記第２のゲートは、前記第１のドレイン内に交互に配置される第１の領域および第２の領域を定め、
    前記第１のゲートおよび前記第２のゲートは、前記第２の領域より前記第１の領域内での方が間隔をより大きくとって配置され、
    前記ウェルコンタクトは、前記第１の領域内に配置される、
    集積回路。
  2. 前記第１の領域内にＲ個の前記ウェルコンタクトが配置され、Ｒは１より大きい整数である、請求項１に記載の集積回路。
  3. Ｒは、３より大きく７より小さい整数である、請求項２に記載の集積回路。
  4. 前記集積回路は、前記第１のソース、前記第１のドレインおよび前記第１のゲートで形成される複数のトランジスタと、前記第２のソース、前記第１のドレインおよび前記第２のゲートで形成されるトランジスタとを有する、請求項１に記載の集積回路。
  5. 前記複数のトランジスタは、ＰＭＯＳトランジスタを含む、請求項４に記載の集積回路。
  6. 前記Ｒ個のウェルコンタクトは、前記第１のソース、前記第１のドレインおよび前記第１のゲートで形成されるＲ個のトランジスタによって共有される、請求項２に記載の集積回路。
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