JP2009071096A

JP2009071096A - 半導体装置

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Publication number: JP2009071096A
Application number: JP2007238878A
Authority: JP
Inventors: Yoshikazu Nakagawa; 義和中川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-09-14
Filing date: 2007-09-14
Publication date: 2009-04-02

Abstract

【課題】多種のサージの入力に対して良好なゲート保護性能を発揮することができる双方向性ダイオードを有する半導体装置を提供する。
【解決手段】フィールド酸化膜６上には、ポリシリコンからなるツェナーダイオード９が形成されている。ツェナーダイオード９は、ゲート配線１４とソース配線１３との間に接続され、そのゲート配線−ソース間において交互に並ぶＮ^＋型領域１０およびＰ型領域１１を有している。ゲート配線１４およびソース配線１３は、それぞれ異なるＮ^＋型領域１０に接続されており、それらのＮ^＋型領域１０の間において、Ｎ^＋型領域１０に接する２つのＰ型領域１１の平面形状が異なり、Ｐ型領域１１に隣接する２つのＮ^＋型領域１０の平面形状が異なっている。
【選択図】図２

Description

この発明は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に関する。

たとえば、パワーＭＯＳＦＥＴでは、サージの入力によるゲート絶縁膜の静電破壊を防止するため、ゲート−ソース間にツェナーダイオードなどの双方向性ダイオードが接続される。
図９は、パワーＭＯＳＦＥＴのゲート−ソース間に接続されるツェナーダイオードの構造を模式的に示す断面図である。

パワーＭＯＳＦＥＴが形成された半導体基板１０２上には、フィールド酸化膜１０４が形成されている。フィールド酸化膜１０４上には、ドープドポリシリコンからなるツェナーダイオード１０５が形成されている。ツェナーダイオード１０５は、両端にＮ^＋型領域１０６を有し、Ｎ^＋型領域１０６とＰ型領域１０７とが交互に連続して形成されている。
フィールド酸化膜１０４およびツェナーダイオード１０５上には、層間絶縁膜１０８が積層されている。層間絶縁膜１０８上には、パワーＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート配線１０９と、パワーＭＯＳＦＥＴのソース電極と電気的に接続されたソース配線１１０とが電気的に分離して形成されている。

層間絶縁膜１０８には、ゲート配線１０９と一端のＮ^＋型領域１０６ａとが対向する部分に、ビアホール１１１が貫通形成されている。ゲート配線１０９は、ビアホール１１１に入り込み、Ｎ^＋型領域１０６ａと電気的に接続されている。また、層間絶縁膜１０８には、ソース配線１１０と他端のＮ^＋型領域１０６ｂとが対向する部分に、ビアホール１１２が貫通形成されている。ソース配線１１０は、ビアホール１１２に入り込み、Ｎ^＋型領域１０６ａと電気的に接続されている。
特公平５−１６１９２号公報

この図９に示す従来構造では、Ｎ^＋型領域１０６およびＰ型領域１０７は、同じ形状に形成されている。したがって、互いに隣接するＮ^＋型領域１０６とＰ型領域１０７とからなる複数のダイオードは、同じ寄生抵抗および寄生容量を有している。そのため、ツェナーダイオード１０５は、特定の種類のサージの入力に対して良好なゲート保護性能を発揮することができても、サージの種類によっては、十分なゲート保護性能を発揮することができないおそれがあった。

そこで、この発明の目的は、多種のサージの入力に対して良好なゲート保護性能を発揮することができる双方向性ダイオードを有する、半導体装置を提供することにある。

前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、前記ＭＯＳＦＥＴのゲート電極と電気的に接続されるゲート配線と、前記ＭＯＳＦＥＴのソース領域と電気的に接続されるソース配線と、前記半導体層の表面に形成された絶縁膜と、前記絶縁膜上にポリシリコンを用いて形成され、前記ゲート配線と前記ソース配線との間に接続されており、前記ゲート配線と前記ソース配線との間において交互に並ぶ第１導電型領域および第２導電型領域を有する双方向性ダイオードとを備え、前記ゲート配線は、一の前記第１導電型領域に接続され、前記ソース配線は、前記ゲート配線が接続された前記第１導電型領域とは異なる他の前記第１導電型領域に接続され、前記第１導電型領域の両側に接する２つの前記第２導電型領域は、互いに平面形状が異なり、前記第２導電型領域の両側に接する２つの前記第１導電型領域は、互いに平面形状が異なる、半導体装置である。

この構成によれば、半導体層には、ＭＯＳＦＥＴが形成されている。半導体層の表面には、絶縁膜が形成されている。絶縁膜上には、ポリシリコンからなる双方向性ダイオードが形成されている。双方向性ダイオードは、ゲート配線とソース配線との間に接続され、そのゲート−ソース間において交互に並ぶ第１導電型領域および第２導電型領域を有している。ゲート配線およびソース配線は、それぞれ異なる第１導電型領域に接続されており、それらの第１導電型領域の間において、第１導電型領域に接する２つの第２導電型領域の平面形状が異なり、第２導電型領域に接する２つの第１導電型領域の平面形状が異なっている。そのため、ゲート−ソース間において、互いに接する第１導電型領域と第２導電型領域とからなる複数のダイオードは、それぞれが異なった寄生抵抗および寄生容量を有している。よって、双方向性ダイオードは、多種のサージの入力に対して良好なゲート保護性能を発揮することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す模式的な断面図である。
半導体装置１において、Ｎ^＋型（高濃度Ｎ型）の半導体基板２上には、Ｎ⁻型（低濃度Ｎ型）のエピタキシャル層（半導体層）３が形成されている。また、半導体基板２の裏面（エピタキシャル層３が形成されている側とは反対側の面）には、ドレイン電極（図示せず）が形成されている。

エピタキシャル層３の表層部には、Ｐ型のボディ領域４が選択的に形成されている。ボディ領域４の表層部には、Ｎ^＋型のソース領域５がボディ領域４の周縁と間隔を空けて形成されている。ソース領域５の中央部は、ボディ領域４とのコンタクトのためのＰ型領域となっている。
エピタキシャル層３の表面には、フィールド酸化膜６がボディ領域４と間隔を空けて形成されている。

ソース領域５とフィールド酸化膜６との間において、エピタキシャル層３の表面上には、ゲート絶縁膜８が形成されている。ゲート絶縁膜８上には、ゲート電極７が形成されている。また、フィールド酸化膜６上には、フィールドプレート１８がゲート電極７と一体的に形成されている。これにより、半導体装置１には、ＭＯＳＦＥＴ２０が形成されている。

フィールド酸化膜６上には、ポリシリコンからなるツェナーダイオード９が形成されている。
ゲート電極７、フィールドプレート１８およびツェナーダイオード９は、層間絶縁膜１２によって被覆されている。層間絶縁膜１２は、層間絶縁膜１２上には、Ａｌ（アルミニウム）からなるソース配線１３およびゲート配線１４が電気的に分離して形成されている。そして、層間絶縁膜１２には、ボディ領域４に臨むコンタクトホール１５と、ツェナーダイオード９の後述するＮ^＋型領域１０ａに臨むビアホール１６とが貫通形成されている。ソース配線１３は、コンタクトホール１５を介して、ボディ領域４およびソース領域５に接続されている。また、ソース配線１３は、ビアホール１６を介して、Ｎ^＋型領域１０ａに接続されている。

さらに、層間絶縁膜１２には、ツェナーダイオード９の後述するＮ^＋型領域１０ｃに臨むビアホール１７が貫通形成されている。ゲート配線１４は、ビアホール１７を介して、
Ｎ^＋型領域１０ｃに接続されている。
図２は、ツェナーダイオード９の構造を示す図解的な平面図である。
ツェナーダイオード９は、平面視四角形状のＮ^＋型領域１０ａを有している。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ａの外側には、Ｐ型領域１１ａを取り囲む平面視四角環状のＮ^＋型領域１０ｂが、Ｐ型領域１１ａに接して形成されている。Ｎ^＋型領域１０ｂの各辺に相当する部分は、同一の幅を有している。Ｎ^＋型領域１０ｂの外側には、Ｎ^＋型領域１０ｂを取り囲む平面視四角環状のＰ型領域１１ｂが、Ｎ^＋型領域１０ｂに接して形成されている。Ｐ型領域１１ｂの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ｂの外側には、Ｐ型領域１１ｂを取り囲む平面視四角環状のＮ^＋型領域１０ｃが、Ｐ型領域１１ｂに接して形成されている。Ｎ^＋型領域１０ｃの各辺に相当する部分は、同一の幅を有している。

これにより、Ｎ^＋型領域１０ｂに接する２つのＰ型領域１１ａ，１１ｂは、互いに平面形状が異なっている。また、Ｐ型領域１１ａに接する２つのＮ^＋型領域１０ａ，１０ｂは、互いに平面形状が異なり、Ｐ型領域１１ｂに接する２つのＮ^＋型領域１０ｂ，１０ｃは、互いに平面形状が異なっている。そのため、互いに接するＮ^＋型領域とＰ型領域とからなる複数のダイオードは、それぞれが異なった寄生抵抗および寄生容量を有している。よって、ツェナーダイオード９は、多種のサージの入力に対して良好なゲート保護性能を発揮することができる。

図３は、ツェナーダイオード９の他の構造を示す図解的な平面図である。
図３に示すツェナーダイオード９は、平面視四角形状のＮ^＋型領域１０ａを有している。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ａの外側には、Ｐ型領域１１ａを取り囲む平面視四角環状のＮ^＋型領域１０ｂが、Ｐ型領域１１ａに接して形成されている。Ｎ^＋型領域１０ｂの各辺に相当する部分は、同一の幅を有している。また、平面視長方形状のＮ^＋型領域１０ｃが、Ｎ^＋型領域１０ｂと間隔を空けて形成されている。Ｎ^＋型領域１０ｂとＮ^＋型領域１０ｃとの間の領域ならびにＮ^＋型領域１０ｂおよびＮ^＋型領域１０ｃの周囲の領域には、Ｐ型領域１１ｂがＮ^＋型領域１０ｂおよびＮ^＋型領域１０ｃに接して形成されている。

これにより、Ｎ^＋型領域１０ｂに接する２つのＰ型領域１１ａ，１１ｂは、互いに平面形状が異なっている。また、Ｐ型領域１１ａに接する２つのＮ^＋型領域１０ａ，１０ｂは、互いに平面形状が異なり、Ｐ型領域１１ｂに接する２つのＮ^＋型領域１０ｂ，１０ｃは、互いに平面形状が異なっている。そのため、この構成によっても、図２に示す構成と同様の効果を得ることができる。

図４は、ツェナーダイオード９のさらに他の構造を示す図解的な平面図である。
ツェナーダイオード９は、平面視四角形状のＮ^＋型領域１０ａを有している。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ａの外側には、Ｐ型領域１１ａを取り囲む平面視四角環状のＮ^＋型領域１０ｂが、Ｐ型領域１１ａに接して形成されている。Ｎ^＋型領域１０ｂの各辺に相当する部分は、同一の幅を有している。Ｎ^＋型領域１０ｂの外側には、Ｎ^＋型領域１０ｂを取り囲む平面視四角環状のＰ型領域１１ｂが、Ｎ^＋型領域１０ｂに接して形成されている。Ｐ型領域１１ｂは、１つの辺が他の辺よりも幅広に形成されている。また、平面視長方形状のＮ^＋型領域１０ｃが、Ｐ型領域１１ｂにおける幅広に形成された１つの辺の外側に隣接して形成されている。Ｎ^＋型領域１０ｃの長辺（Ｐ型領域１１ｂと隣接する辺）の長さは、Ｐ型領域１１ｂにおける幅広に形成された１つの辺の長さと等しい。

図５は、ツェナーダイオード９のさらに他の構造を示す図解的な平面図である。
ツェナーダイオード９は、平面視略正方形状のＮ^＋型領域１０ａおよび平面視長方形状のＮ^＋型領域１０ｃを有している。Ｎ^＋型領域１０ｃは、Ｎ^＋型領域１０ａと間隔を空けて形成されている。Ｎ^＋型領域１０ｃの長辺の長さは、Ｎ^＋型領域１０ａの１辺の長さと等しく、短辺の長さは、Ｎ^＋型領域１０ａの１辺の長さよりも短い。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。Ｎ^＋型領域１０ｃの外側には、Ｎ^＋型領域１０ｃを取り囲む平面視四角環状のＰ型領域１１ｂが、Ｎ^＋型領域１０ｃに接して形成されている。Ｐ型領域１１ｂの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ａとＰ型領域１１ｂとの間には、間隔が設けられている。Ｐ型領域１１ａとＰ型領域１１ｂとの間の領域ならびにＰ型領域１１ａおよびＰ型領域１１ｂの周囲の領域には、Ｎ^＋型領域１０ｂがＰ型領域１１ａおよびＰ型領域１１ｂに接して形成されている。

図６は、ツェナーダイオード９のさらに他の構造を示す図解的な平面図である。
ツェナーダイオード９は、平面視四角形状のＮ^＋型領域１０ａを有している。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ａの外側には、Ｐ型領域を取り囲む平面視四角環状のＮ^＋型領域１０ｂが、Ｐ型領域１１ａに接して形成されている。Ｎ^＋型領域１０ｂの各辺に相当する部分は、同一の幅を有している。また、平面視長方形状のＰ型領域１１ｂが、Ｎ^＋型領域１０ｂにおける１つの辺の外側に隣接して形成されている。Ｐ型領域１１ｂの長辺（Ｎ^＋型領域１０ｂと隣接する辺）の長さは、Ｎ^＋型領域１０ｂにおけるＰ型領域１１ｂと隣接する辺の長さと等しい。Ｐ型領域１１ｂに対してＮ^＋型領域１０ｂと反対側には、平面視長方形状のＮ^＋型領域１０ｃが形成されている。Ｎ^＋型領域１０ｃは、Ｐ型領域１１ｂに隣接し、その長辺（Ｐ型領域１１ｂと隣接する辺）の長さは、Ｐ型領域１１ｂの長辺の長さと等しい。

図７は、ツェナーダイオード９のさらに他の構造を示す図解的な平面図である。
ツェナーダイオード９は、平面視略正方形状のＮ^＋型領域１０ａおよび平面視長方形状のＮ^＋型領域１０ｃを有している。Ｎ^＋型領域１０ｃは、Ｎ^＋型領域１０ａと間隔を空けて形成されている。Ｎ^＋型領域１０ｃの長辺の長さは、Ｎ^＋型領域１０ａの１辺の長さよりも長く、短辺の長さは、Ｎ^＋型領域１０ａの１辺の長さよりも短い。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ａの外側には、Ｐ型領域１１ａを取り囲む平面視四角環状のＮ^＋型領域１０ｂが、Ｐ型領域１１ａに接して形成されている。Ｎ^＋型領域１０ｂの各辺に相当する部分は、同一の幅を有している。また、Ｎ^＋型領域１０ｃの外側には、Ｎ^＋型領域１０ｃを取り囲む平面視四角環状のＰ型領域１１ｂが、Ｎ^＋型領域１０ｃに接して形成されている。Ｐ型領域１１ｂの各辺に相当する部分は、同一の幅を有している。Ｐ型領域１１ｂは、Ｎ^＋型領域１０ｂの１辺と隣接しており、その長手方向（隣接方向と直交する方向）の長さは、Ｎ^＋型領域１０ｂにおけるＰ型領域１１ｂと隣接する辺の長さと等しい。

図８は、ツェナーダイオード９のさらに他の構造を示す図解的な平面図である。
ツェナーダイオード９は、平面視四角形状のＮ^＋型領域１０ａを有している。Ｎ^＋型領域１０ａの外側には、Ｎ^＋型領域１０ａを取り囲む平面視四角環状のＰ型領域１１ａが、Ｎ^＋型領域１０ａに接して形成されている。Ｐ型領域１１ａの各辺に相当する部分は、同一の幅を有している。また、平面視長方形状のＮ^＋型領域１０ｂが、Ｐ型領域１１ａにおける１つの辺の外側に隣接して形成されている。Ｎ^＋型領域１０ｂの長辺（Ｐ型領域１１ａと隣接する辺）の長さは、Ｐ型領域１１ａにおけるＮ^＋型領域１０ｂと隣接する辺の長さと等しい。Ｎ^＋型領域１０ｂに対してＰ型領域１１ａと反対側には、平面視長方形状のＰ型領域１１ｂが形成されている。Ｐ型領域１１ｂは、Ｎ^＋型領域１０ｂに接し、その長辺（Ｎ^＋型領域１０ｂと隣接する辺）の長さは、Ｎ^＋型領域１０ｂの長辺の長さと等しい。Ｐ型領域１１ｂに対してＮ^＋型領域１０ｂと反対側には、平面視長方形状のＮ^＋型領域１０ｃが形成されている。Ｎ^＋型領域１０ｃは、Ｐ型領域１１ｂに接し、その長辺（隣接方向と直交する方向）の長さは、Ｎ^＋型領域１０ｂの長辺の長さと等しく、短辺の長さは、Ｎ^＋型領域１０ｂの短辺の長さよりも大きい。

以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。ツェナーダイオードの構造を示す図解的な平面図である。ツェナーダイオードの他の構造を示す図解的な平面図である。ツェナーダイオードのさらに他の構造を示す図解的な平面図である。ツェナーダイオードのさらに他の構造を示す図解的な平面図である。ツェナーダイオードのさらに他の構造を示す図解的な平面図である。ツェナーダイオードのさらに他の構造を示す図解的な平面図である。ツェナーダイオードのさらに他の構造を示す図解的な平面図である。従来のパワーＭＯＳＦＥＴのゲート−ソース間に接続されるツェナーダイオードの構造を模式的に示す断面図である。

符号の説明

１半導体装置
２半導体基板（半導体層）
３エピタキシャル層（半導体層）
５ソース領域
６フィールド酸化膜（絶縁膜）
７ゲート電極
９ツェナーダイオード
１０Ｎ^＋型領域（第１導電型領域）
１１Ｐ型領域（第２導電型領域）
１３ソース配線
１４ゲート配線
２０ＭＯＳＦＥＴ

Claims

半導体層と、
前記半導体層に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
前記ＭＯＳＦＥＴのゲート電極と電気的に接続されるゲート配線と、
前記ＭＯＳＦＥＴのソース領域と電気的に接続されるソース配線と、
前記半導体層の表面に形成された絶縁膜と、
前記絶縁膜上にポリシリコンを用いて形成され、前記ゲート配線と前記ソース配線との間に接続されており、前記ゲート配線と前記ソース配線との間において交互に並ぶ第１導電型領域および第２導電型領域を有する双方向性ダイオードとを備え、
前記ゲート配線は、一の前記第１導電型領域に接続され、
前記ソース配線は、前記ゲート配線が接続された前記第１導電型領域とは異なる他の前記第１導電型領域に接続され、
前記第１導電型領域の両側に接する２つの前記第２導電型領域は、互いに平面形状が異なり、
前記第２導電型領域の両側に接する２つの前記第１導電型領域は、互いに平面形状が異なる、半導体装置。